JPS62169467A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62169467A JPS62169467A JP61011249A JP1124986A JPS62169467A JP S62169467 A JPS62169467 A JP S62169467A JP 61011249 A JP61011249 A JP 61011249A JP 1124986 A JP1124986 A JP 1124986A JP S62169467 A JPS62169467 A JP S62169467A
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- Japan
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- channel
- semiconductor device
- voltage
- silicon substrate
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
本発明は半導体装置、特に相禎型金冗・酸化物・半導体
（以下ＣＭＯＳと記す）をシリコン基板上に酸化膜を介
して形成し、ポリシリコンをレーザアニール等で単結晶
化した結晶化シリコン膜上に形成する（以下ＳＯＩと記
す）ようにしたＳｏｌ−０ＭＯ３に関するもので一ヒ記
シリコン基扱表面のフェルミレベルをＣＭＯ５のバンク
チャネル部分のフェルミレベルに比べて充分にミツドギ
ヤ、７ブに近くなるように選択したＳｏ Ｉ −０ＭＯ
３を提供するものである。
（以下ＣＭＯＳと記す）をシリコン基板上に酸化膜を介
して形成し、ポリシリコンをレーザアニール等で単結晶
化した結晶化シリコン膜上に形成する（以下ＳＯＩと記
す）ようにしたＳｏｌ−０ＭＯ３に関するもので一ヒ記
シリコン基扱表面のフェルミレベルをＣＭＯ５のバンク
チャネル部分のフェルミレベルに比べて充分にミツドギ
ヤ、７ブに近くなるように選択したＳｏ Ｉ −０ＭＯ
３を提供するものである。
本発明は半導体装置に係り、特にＳｏｌ−ＣＭ○Ｓを高
い電圧（Ｖｏｏ＝数十〜数百Ｖ）で用いる高耐圧ＭＯ３
のへンクチャネル部の不純物濃度に比ベシリコン基板の
不純物濃度を充分に低くした半導体装置に関する。
い電圧（Ｖｏｏ＝数十〜数百Ｖ）で用いる高耐圧ＭＯ３
のへンクチャネル部の不純物濃度に比ベシリコン基板の
不純物濃度を充分に低くした半導体装置に関する。
従来のＳｏ Ｉ −０ＭＯ３等の半導体装置では第５図
（ａｌに示すようにシリコン単結晶 （１００）基板１
上に酸化膜（ＳｉＣ２）２を形成した後に該酸化膜２上
にポリシリコン膜３を形成し、該ポリシリコン膜３をレ
ーザアニール等で単結晶化した後に０ＭＯ３を形成して
いる。即ち、第５図（ｂｌは単結晶化したシリコンｌ’
ｊＡ、 ３３に０ＭＯ３を形成したものでイオンイシプ
ラテーう／コン等で不純物ドーピングが行われ、Ｎ−Ｍ
Ｏ３Ｉ則はＮ＋のソースＳと１゛レインＤに１）−のチ
ャネル］Ｉ’１２Ｃを形成して。
（ａｌに示すようにシリコン単結晶 （１００）基板１
上に酸化膜（ＳｉＣ２）２を形成した後に該酸化膜２上
にポリシリコン膜３を形成し、該ポリシリコン膜３をレ
ーザアニール等で単結晶化した後に０ＭＯ３を形成して
いる。即ち、第５図（ｂｌは単結晶化したシリコンｌ’
ｊＡ、 ３３に０ＭＯ３を形成したものでイオンイシプ
ラテーう／コン等で不純物ドーピングが行われ、Ｎ−Ｍ
Ｏ３Ｉ則はＮ＋のソースＳと１゛レインＤに１）−のチ
ャネル］Ｉ’１２Ｃを形成して。
該チャネル膜Ｃ上に絶縁膜４を介してデー１−電極Ｇを
形成する。同様にＰ−ＭＯ３はＰ＋のソースＳとドレ・
１７９間にＮ−のチャネル股を形成して。
形成する。同様にＰ−ＭＯ３はＰ＋のソースＳとドレ・
１７９間にＮ−のチャネル股を形成して。
該チャネル）戻Ｃ十に絶縁）漠４を介してゲート電（チ
Ｇを形成し、ゲートどうしを共通接、涜して入力５．１
１７子ＩＮとして、ソースＮ＋又はＰ＋は■。０或いは
Ｖ５５等の電圧源に接続され、ドレイン同志；よ出力６
：ｉｌ子○ｔＪＴに接続されている。又シリコン、Ｍ１
反１は、これを１７かせて置くと静電気等の影習で誘導
された高電圧が０ＭＯ３に悪影曾を与えるために■。。
Ｇを形成し、ゲートどうしを共通接、涜して入力５．１
１７子ＩＮとして、ソースＮ＋又はＰ＋は■。０或いは
Ｖ５５等の電圧源に接続され、ドレイン同志；よ出力６
：ｉｌ子○ｔＪＴに接続されている。又シリコン、Ｍ１
反１は、これを１７かせて置くと静電気等の影習で誘導
された高電圧が０ＭＯ３に悪影曾を与えるために■。。
（最高電位）或いは■５．（最低電位）に１妾続して用
いる場合が多い。
いる場合が多い。
上記したＳｏ Ｉ−０ＭＯ３のＮ−ＭＯ３及びＰ−ＭＯ
Ｓ部分の拡大側断面図を第６図（ａｌ、 （ｂｌに示し
ているが上記した第６図（ａｌの構成ではシリコン基板
１上にはＮ−ＭＯ３が形成され、且つシリコン基板１に
は例えばＶ。。＝３０Ｖ程度の電圧が加わっている。シ
リコン基板１の上面に形成した酸化膜２は１μ程度と厚
く形成されてはいるがシリコン基板１の濃度によっては
■。。の印加によって酸化膜２の表面とチャネルＣの背
面とが接する面でバンクチャネル５が発生する。同様に
第６図（ｂｌに示すＰ −ＭＯＳにおいてもシリコン基
板１にＶｓｓ＝Ｏ，Ｇに＋３０Ｖを印加するとバックチ
ャネル５が発生する。従って９基板１がＶ。。。
Ｓ部分の拡大側断面図を第６図（ａｌ、 （ｂｌに示し
ているが上記した第６図（ａｌの構成ではシリコン基板
１上にはＮ−ＭＯ３が形成され、且つシリコン基板１に
は例えばＶ。。＝３０Ｖ程度の電圧が加わっている。シ
リコン基板１の上面に形成した酸化膜２は１μ程度と厚
く形成されてはいるがシリコン基板１の濃度によっては
■。。の印加によって酸化膜２の表面とチャネルＣの背
面とが接する面でバンクチャネル５が発生する。同様に
第６図（ｂｌに示すＰ −ＭＯＳにおいてもシリコン基
板１にＶｓｓ＝Ｏ，Ｇに＋３０Ｖを印加するとバックチ
ャネル５が発生する。従って９基板１がＶ。。。
又はＶｓｓのいずれであっても、Ｎ−チャネル。
又はＰ−チャネルのいずれかにバンクチャネルが発生す
る恐れがあった。これらバックチャネルが形成される向
きに電界が印加されるとソースＳ及びビレ４フ０間をリ
ークする問題があった。
る恐れがあった。これらバックチャネルが形成される向
きに電界が印加されるとソースＳ及びビレ４フ０間をリ
ークする問題があった。
本発明は上記欠点に鑑みなされたものであり。
ＭＯ３のチャネル下面と酸化膜の接する面近傍でバンク
チャネルの発生しないＳｏ Ｉ −０ＭＯ３を得ること
を目的とし、その手段は基板上の酸化膜を介して形成し
た単結晶化シリコン膜に半導体素子を構成し、該酸化膜
と基板の境界面で上記基板に印加される電圧が上記境界
面の少数或いは多数キャリアを生ずる反転層或いは蓄禎
層に消費され。
チャネルの発生しないＳｏ Ｉ −０ＭＯ３を得ること
を目的とし、その手段は基板上の酸化膜を介して形成し
た単結晶化シリコン膜に半導体素子を構成し、該酸化膜
と基板の境界面で上記基板に印加される電圧が上記境界
面の少数或いは多数キャリアを生ずる反転層或いは蓄禎
層に消費され。
ハックチャネルが生じない程度の高抵抗になるように上
記基板を選択してなることを特徴とする半導体装置によ
って達成される。
記基板を選択してなることを特徴とする半導体装置によ
って達成される。
本発明の半導体装置はＳｏ Ｉ−０ＭＯ３のハ。
クチャネル５部分の不純物濃度に比べてシリコン基板１
の特に酸化膜２近傍の不純物濃度を低くシ１■。。又は
Ｖｓｓの電圧印加によってハックチャネルが生じないよ
うな高抵抗にシリコン基（反を選択した半導体装置を提
供することにある。
の特に酸化膜２近傍の不純物濃度を低くシ１■。。又は
Ｖｓｓの電圧印加によってハックチャネルが生じないよ
うな高抵抗にシリコン基（反を選択した半導体装置を提
供することにある。
以下２本発明の一実施例を第１図乃至第４図について詳
記する。
記する。
第１図は本発明の半導体装置のＳＯＩ−ＣＭＯ８のＮ−
ＭＯ３部分を示す側断面図を示すもので。
ＭＯ３部分を示す側断面図を示すもので。
シリコン基板１に不純物として燐Ｐ＋を１ ｘ １０１
４ｃ、３の濃度でドーピングし、酸化膜２を厚さｔ ＋
＝ １μｍに上記シリコン基板１上に形成する。
４ｃ、３の濃度でドーピングし、酸化膜２を厚さｔ ＋
＝ １μｍに上記シリコン基板１上に形成する。
更に酸化股上に形成したポリシリコンレーザーアニール
でリクリスタライズした単結晶化シリコン膜３ａに形成
したＮ、−ＭＯＳからなるソースＳ。
でリクリスタライズした単結晶化シリコン膜３ａに形成
したＮ、−ＭＯＳからなるソースＳ。
ドレインＤ、ゲートＧのチャネルＣ上の絶縁ｌｌＷ ４
の厚みｔ ２ ＝ １０（１０人に選択し、チャネルＣ
に注入するボロンＢ＋の不純物濃度を１×］σ’ｃｍ＝
とじ。
の厚みｔ ２ ＝ １０（１０人に選択し、チャネルＣ
に注入するボロンＢ＋の不純物濃度を１×］σ’ｃｍ＝
とじ。
Ｐ″″のチャネルＣの濃度とし特にバンクチャネル部５
の不純物濃度に比べてシリコン基板１の不純物濃度を２
桁、少なくとも１桁以上低クシ、且つゲート電圧及びソ
ース電圧Ｖｅ＝Ｖ、＝ＯＶとし。
の不純物濃度に比べてシリコン基板１の不純物濃度を２
桁、少なくとも１桁以上低クシ、且つゲート電圧及びソ
ース電圧Ｖｅ＝Ｖ、＝ＯＶとし。
ドレイン電圧とシリコン基板電圧■。＝ Ｖ ｓ ｂを
■ｏ ｏ−３０Ｖに選択した。この場合■。０が充分に
高い高耐圧用のＳｏ Ｉ −０ＭＯ３においてもチャネ
ルＣの反転を防止している。
■ｏ ｏ−３０Ｖに選択した。この場合■。０が充分に
高い高耐圧用のＳｏ Ｉ −０ＭＯ３においてもチャネ
ルＣの反転を防止している。
上記実施例ではシリコン基板１全体の不純物濃度をコン
トロールした場合について述べたがシリコン基板１の少
な（とも酸化膜２と接する面、即チ、 Ｐａｄ、Ｓｉ
Ｏ＝ 近傍のフェルミレベルをミツドギャップ（Ｅｇ／
２）に近くなるように選択してもよい。第２図は第１図
に示したシリコン基（反１の表面酸化膜２並びにチャネ
ルＣのエネルギ帯図を示していて酸化膜２の右側はｎ型
のシリコン基板Ｉを左側はＮ−ＭＯＳのチャネルＢＲＣ
を示し、それぞれ伝導帯６．禁制帯７．酒電子帯８で禁
；ｂす帯７のミツドギャップ１１（Ｅｇ／２）に酸化膜
２と接する基板１近傍のフェルミレベルがチャネルＣ側
のそれよりも近づけるように選択して置く。このような
選択は不純物濃度のコントロールや基板抵抗の選択等に
よって行うことが出来る。
トロールした場合について述べたがシリコン基板１の少
な（とも酸化膜２と接する面、即チ、 Ｐａｄ、Ｓｉ
Ｏ＝ 近傍のフェルミレベルをミツドギャップ（Ｅｇ／
２）に近くなるように選択してもよい。第２図は第１図
に示したシリコン基（反１の表面酸化膜２並びにチャネ
ルＣのエネルギ帯図を示していて酸化膜２の右側はｎ型
のシリコン基板Ｉを左側はＮ−ＭＯＳのチャネルＢＲＣ
を示し、それぞれ伝導帯６．禁制帯７．酒電子帯８で禁
；ｂす帯７のミツドギャップ１１（Ｅｇ／２）に酸化膜
２と接する基板１近傍のフェルミレベルがチャネルＣ側
のそれよりも近づけるように選択して置く。このような
選択は不純物濃度のコントロールや基板抵抗の選択等に
よって行うことが出来る。
上記実施例ではドナーやアクセプタ等の不純物濃度をコ
ントロールして、Ｓｏｌ基板の濃度をチャネル膜に比較
して低くしたが例えば第３図に示すように禁制帯７を挾
んで伝導帯６と価電子帯１１に示すようにアクセプタと
ドナー注入量をシリコン基板表面で同じようにしてミツ
ドギャップ１１にフェルミレベル１０を限りなく近づけ
るようにして、シリコン基板表面をコンペンセイトする
ようにしてもよい。
ントロールして、Ｓｏｌ基板の濃度をチャネル膜に比較
して低くしたが例えば第３図に示すように禁制帯７を挾
んで伝導帯６と価電子帯１１に示すようにアクセプタと
ドナー注入量をシリコン基板表面で同じようにしてミツ
ドギャップ１１にフェルミレベル１０を限りなく近づけ
るようにして、シリコン基板表面をコンペンセイトする
ようにしてもよい。
第４図は本発明の更に他の実施例を示すものでＳｏ Ｉ
−０ＭＯ３を形成する工程や構造は第５図（ｂ）に示
したものと略同−であるがシリコン基板としてはπ（Ｐ
−−）又はν （Ｎ″″−）のように不純物が余り入っ
ていないインドリッジツク（ｉｎｔｒｉｎｓｉｃ ）な
シリコン基板の背面にＮ＋又はＰ”Ｆｆ１２を形成する
ようにしたちのである。
−０ＭＯ３を形成する工程や構造は第５図（ｂ）に示
したものと略同−であるがシリコン基板としてはπ（Ｐ
−−）又はν （Ｎ″″−）のように不純物が余り入っ
ていないインドリッジツク（ｉｎｔｒｉｎｓｉｃ ）な
シリコン基板の背面にＮ＋又はＰ”Ｆｆ１２を形成する
ようにしたちのである。
上記した各構成によればシリコン基板工に印加される■
。０によってシリコン基板内に反転層又は蓄積層が形成
される。
。０によってシリコン基板内に反転層又は蓄積層が形成
される。
シリコン基板１の酸化膜２と接する面での不純物濃度が
低ければその界面で少数キャリアが蓄積され、界面での
電位は弯曲し、■。うによって生ずる電圧は基板内で消
費され、電界はシールドさ ・れるような効果によって
主扉はチャネル膜Ｃにほとんど侵入せずにチャネルを反
転させることを防止する。
低ければその界面で少数キャリアが蓄積され、界面での
電位は弯曲し、■。うによって生ずる電圧は基板内で消
費され、電界はシールドさ ・れるような効果によって
主扉はチャネル膜Ｃにほとんど侵入せずにチャネルを反
転させることを防止する。
また、ｌ’−ＭＯＳで印加電圧がＶＳＳの場合にはシリ
コン基板１の酸化膜２と接する面での不純物濃度が低け
ればその界面で多数キャリアが蓄積される蓄積層が形成
されて、同様にバンクチャネルを反転させることを防止
する。
コン基板１の酸化膜２と接する面での不純物濃度が低け
ればその界面で多数キャリアが蓄積される蓄積層が形成
されて、同様にバンクチャネルを反転させることを防止
する。
第１図に示したＳｏ Ｉ−０ＭＯ３で、シリコン基板１
の抵抗を１Ωｃｍ では１反転を生じてハックチャネ
ル５が形成され、１０Ωｃｍ とした場合には反転を
生じなかった。
の抵抗を１Ωｃｍ では１反転を生じてハックチャネ
ル５が形成され、１０Ωｃｍ とした場合には反転を
生じなかった。
更に、他の実施例として、前記シリコン基板に八Ｕ（金
）を拡散させ、高抵抗にすると、Ｐ−チャネル、Ｎ−チ
ャネルのいずれに対してもＰａｄ 。
）を拡散させ、高抵抗にすると、Ｐ−チャネル、Ｎ−チ
ャネルのいずれに対してもＰａｄ 。
Ｓｉ○２近傍で８反転層または蓄望のいずれかが生じ、
バックチャネルの防止に役立つ。
バックチャネルの防止に役立つ。
本発明は上述の如く構成したので高耐圧Ｓｏｌ−ＣＭＯ
３においてもバンクチャネルが形成する向きに電界が印
加されてソースとドレインがリ−りするのを防止するこ
とが可能となる。
３においてもバンクチャネルが形成する向きに電界が印
加されてソースとドレインがリ−りするのを防止するこ
とが可能となる。
第１図は本発明の半導体装置の側断面図。
第２図は本発明の説明に供するシリコン基板とチャネル
のエネルギ帯図。 第３図は本発明の他の実施例を説明するためのエネルギ
帯図と電子の関係を示す図。 第４図は本発明の半導体装置の他の実施例を示ず側断面
図。 第５図（ａｌ、 （ｂｌは従来の半導体装置の製造工程
を説明するための側断面図。 第６図（ａｌ、 （ｂ）は第５図（ｉｌ＋、 （ｂｌの
要部拡大側断面図である。 ■・・・シリコン基板。 ２・・・酸化膜。 ３・ ・ ・ポリシリコン。 ３ａ・・・単結晶化シリコン膜。 ４・・・絶縁膜１ ５・・・バックチャネル。 ６・・・伝導帯。 ７・・・禁制帯。 ８・・・価電子帯。 １０・・・フェルミレヘル。 １１・・・ミツドギヤツブ。 １２・・・Ｎ＋層又はＰ＋層。 特許出願人 富士通株式会社 ＶＳｂ：Ｖ。。＝３ｏｖ Ａを日月ブト勾６す１づ片＼祷装置め４・１ｉｆｅづ口
図第１図 第２図 手続補正書 昭和６１年１２月２２日
のエネルギ帯図。 第３図は本発明の他の実施例を説明するためのエネルギ
帯図と電子の関係を示す図。 第４図は本発明の半導体装置の他の実施例を示ず側断面
図。 第５図（ａｌ、 （ｂｌは従来の半導体装置の製造工程
を説明するための側断面図。 第６図（ａｌ、 （ｂ）は第５図（ｉｌ＋、 （ｂｌの
要部拡大側断面図である。 ■・・・シリコン基板。 ２・・・酸化膜。 ３・ ・ ・ポリシリコン。 ３ａ・・・単結晶化シリコン膜。 ４・・・絶縁膜１ ５・・・バックチャネル。 ６・・・伝導帯。 ７・・・禁制帯。 ８・・・価電子帯。 １０・・・フェルミレヘル。 １１・・・ミツドギヤツブ。 １２・・・Ｎ＋層又はＰ＋層。 特許出願人 富士通株式会社 ＶＳｂ：Ｖ。。＝３ｏｖ Ａを日月ブト勾６す１づ片＼祷装置め４・１ｉｆｅづ口
図第１図 第２図 手続補正書 昭和６１年１２月２２日
Claims (7)
- （１）基板上の絶縁膜を介して形成した半導体膜に半導
体素子を構成し、 該絶縁膜と基板の境界面で上記基板に印加される電圧が
上記境界面の少数或いは多数キャリアを生ずる反転層或
いは蓄積層に消費され、バックチャネルが生じない程度
の高抵抗になるように上記基板を選択してなることを特
徴とする半導体装置。 - （２）前記絶縁膜と該基板との境界面において、絶縁膜
と接する基板近傍を高抵抗としてなることを特徴とする
特許請求の範囲第１項記載の半導体装置。 - （３）前記基板をドナ又はアクセプタの濃度を制御して
高抵抗としてなることを特徴とする特許請求の範囲第１
項記載の半導体装置。 - （４）前記基板のフェルミレベルをミッドキャップに近
づけるように選択してなることを特徴とする特許請求の
範囲第１項記載の半導体装置。 - （５）前記基板のドナ又はアクセプタの注入量を一定と
してフェルミレベルをミッドギャプに近づけるように選
択してなることを特徴とする特許請求の範囲第１項記載
の半導体装置。 - （６）前記基板をイントリシックなものとし該基板の背
面にＮ＾＋又はＰ＾＋層を設けてなることを特徴とする
特許請求の範囲第１項記載の半導体装置。 - （７）前記基板に深いエネルギー準位を生ずる不純物を
導入してなることを特徴とする特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61011249A JPS62169467A (ja) | 1986-01-22 | 1986-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61011249A JPS62169467A (ja) | 1986-01-22 | 1986-01-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62169467A true JPS62169467A (ja) | 1987-07-25 |
Family
ID=11772665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61011249A Pending JPS62169467A (ja) | 1986-01-22 | 1986-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072277A (en) * | 1989-07-10 | 1991-12-10 | Nippondenso Co., Ltd. | Semiconductor device with gradually varying doping levels to compensate for thickness variations |
| US7622335B2 (en) * | 1992-12-04 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film transistor device |
-
1986
- 1986-01-22 JP JP61011249A patent/JPS62169467A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072277A (en) * | 1989-07-10 | 1991-12-10 | Nippondenso Co., Ltd. | Semiconductor device with gradually varying doping levels to compensate for thickness variations |
| US7622335B2 (en) * | 1992-12-04 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film transistor device |
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