JPH03160761A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03160761A JPH03160761A JP1300305A JP30030589A JPH03160761A JP H03160761 A JPH03160761 A JP H03160761A JP 1300305 A JP1300305 A JP 1300305A JP 30030589 A JP30030589 A JP 30030589A JP H03160761 A JPH03160761 A JP H03160761A
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- transistor
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- insulating film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
- H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
ＭＯＳｈランジスタの構造に関し、
スッチング速度を低下させることなくショートチャネル
効果を防止することを目的とし、一導電型半導体基板と
、該一導電型半導体基板上に形戒された反対導電型層と
、該反対導電型層を貫通して該一導電型半導体基板に達
する溝と、該溝の内面に形戒されたゲート絶縁膜と、該
ゲート絶縁膜を介して該溝の側面に形成された第１のゲ
ート電極と、該ゲート絶縁膜を介して該溝の底面に形成
された第２のゲート電極とを有する半導体装置であって
、該第１のゲート電極と該第２のゲート電極が互いに異
なる仕事関数を有する物質からなるように構戒するか、
あるいは、第１のゲート電極が一導電型多結晶シリコン
からなり、第２のゲート電極が反対導電型多結晶シリコ
ンからなるように構戒する。
効果を防止することを目的とし、一導電型半導体基板と
、該一導電型半導体基板上に形戒された反対導電型層と
、該反対導電型層を貫通して該一導電型半導体基板に達
する溝と、該溝の内面に形戒されたゲート絶縁膜と、該
ゲート絶縁膜を介して該溝の側面に形成された第１のゲ
ート電極と、該ゲート絶縁膜を介して該溝の底面に形成
された第２のゲート電極とを有する半導体装置であって
、該第１のゲート電極と該第２のゲート電極が互いに異
なる仕事関数を有する物質からなるように構戒するか、
あるいは、第１のゲート電極が一導電型多結晶シリコン
からなり、第２のゲート電極が反対導電型多結晶シリコ
ンからなるように構戒する。
本発明は半導体装置に係り、特にＭＯＳトランジスタの
構造に関する。
構造に関する。
ＭＯＳトランジスタについて、スイッチング速度の向上
、素子占有面積の縮小による高密度化を図るためには、
チャネル長の微細化がまず要求される。
、素子占有面積の縮小による高密度化を図るためには、
チャネル長の微細化がまず要求される。
しかし、通常のＭＯＳトランジスタ構造ではチャネル長
を短くしていくとソース／ドレイン領域の不純物がゲー
ト電極下のチャネル領域にまわり込むようになり、しき
い値電圧の変動をもたらしたりバンチスルー現象を生し
させる等のいわゆるショートチャネル効果を引起してト
ランジスタ特性を劣化させる。このショートチャネル効
果は、ＭＯＳトランジスタのチャネル長の縮小を阻む大
きな原因となっており、その解決が望まれている。
を短くしていくとソース／ドレイン領域の不純物がゲー
ト電極下のチャネル領域にまわり込むようになり、しき
い値電圧の変動をもたらしたりバンチスルー現象を生し
させる等のいわゆるショートチャネル効果を引起してト
ランジスタ特性を劣化させる。このショートチャネル効
果は、ＭＯＳトランジスタのチャネル長の縮小を阻む大
きな原因となっており、その解決が望まれている。
〔従来の技術）
上述のようなショートチャネル効果を防止するために、
従来から第３図に示したような埋込トランジスタが提案
されている。同図において、素子分離用絶縁膜２を有す
るｐ−型シリコン基板１にイオン注入法を用いてソース
／ドレイン領域となるｎ″層３及びｎ一層４を形成した
後、ｎ′層３及びｎｉｉ４を貫通しｐ一型シリコン基板
１に達する溝を選択エンチングによって形成する。そし
て、満の内面にゲート絶縁膜５を形成しｎ゛型多結晶シ
リコンを溝に埋め込んでこれをゲート電極６とする。さ
らに、ＣＶＤ法によりＰＳＧ膜７を全而に形成した後、
ｎ゛層３上を窓開けしソース／ドレイン電極８ａ及び８
ｂを形成する。
従来から第３図に示したような埋込トランジスタが提案
されている。同図において、素子分離用絶縁膜２を有す
るｐ−型シリコン基板１にイオン注入法を用いてソース
／ドレイン領域となるｎ″層３及びｎ一層４を形成した
後、ｎ′層３及びｎｉｉ４を貫通しｐ一型シリコン基板
１に達する溝を選択エンチングによって形成する。そし
て、満の内面にゲート絶縁膜５を形成しｎ゛型多結晶シ
リコンを溝に埋め込んでこれをゲート電極６とする。さ
らに、ＣＶＤ法によりＰＳＧ膜７を全而に形成した後、
ｎ゛層３上を窓開けしソース／ドレイン電極８ａ及び８
ｂを形成する。
以上のように、埋込トランジスタでは溝を形戒すること
によってｎ゛層３及びｎ一層４からチャネル領域への不
純物のまわり込みを少なくし、以てショートチャネル効
果を防ぐものであるが、つぎに述べるような問題がある
。即ち、第３図に示したように、ｐ一型シリコン基板１
に形成された溝のエッチング深さをＬ１、溝の幅をＬ２
としたとき、チャネル長は２Ｌ＋ ＋Ｌ，で表されるこ
ととなり、溝のない通常のＭＯＳ｝ランジスタに比べて
２Ｌ，だけ長くなる。しかもショートチャネル効果を確
実に防ぐために溝のエッチング深さＬ１を大きくしなけ
ればならない。これはチャネル長を必要以上に長くする
ものであり、スイッチング速度の大幅な低下をもたらす
。
によってｎ゛層３及びｎ一層４からチャネル領域への不
純物のまわり込みを少なくし、以てショートチャネル効
果を防ぐものであるが、つぎに述べるような問題がある
。即ち、第３図に示したように、ｐ一型シリコン基板１
に形成された溝のエッチング深さをＬ１、溝の幅をＬ２
としたとき、チャネル長は２Ｌ＋ ＋Ｌ，で表されるこ
ととなり、溝のない通常のＭＯＳ｝ランジスタに比べて
２Ｌ，だけ長くなる。しかもショートチャネル効果を確
実に防ぐために溝のエッチング深さＬ１を大きくしなけ
ればならない。これはチャネル長を必要以上に長くする
ものであり、スイッチング速度の大幅な低下をもたらす
。
上述のような欠点を解消するため、第４図（ａ）に示し
たような改良型埋込トランジスタが提案されている。同
図において第３図と同一のものには同一番号を付した。
たような改良型埋込トランジスタが提案されている。同
図において第３図と同一のものには同一番号を付した。
同図に示した埋込トランジスタでは、溝を形成した後に
全面にボロン（Ｂ）イオンの注入を行い、溝の底面にｐ
一型シリコン基板１に比べて不純物濃度の高いＰ型チャ
ネルドープ領域９を形成する。上記イオン注入において
は、ｎ゛層３に注入されたボロンはｎ″層３中の不純物
と相殺され、また、溝の側面には注入されない。従って
、この改良型埋込トランジスタの等価回路は、同図（ｂ
）に示したように、溝の両側面においてチャネル長Ｌ１
の等価トランジスタＰ，？Ｍの底面においてチヤ不ル長
Ｌ２の等価トランジスタＱとが共通のゲート電極６を持
って直列に接続されたもので表されることとなる。
全面にボロン（Ｂ）イオンの注入を行い、溝の底面にｐ
一型シリコン基板１に比べて不純物濃度の高いＰ型チャ
ネルドープ領域９を形成する。上記イオン注入において
は、ｎ゛層３に注入されたボロンはｎ″層３中の不純物
と相殺され、また、溝の側面には注入されない。従って
、この改良型埋込トランジスタの等価回路は、同図（ｂ
）に示したように、溝の両側面においてチャネル長Ｌ１
の等価トランジスタＰ，？Ｍの底面においてチヤ不ル長
Ｌ２の等価トランジスタＱとが共通のゲート電極６を持
って直列に接続されたもので表されることとなる。
ところで、ＭＯＳトランジスタのしきい値電圧は、一般
にゲート電極とチャネル領域の仕事関数差Φ１に依存し
て変化することが知られている。
にゲート電極とチャネル領域の仕事関数差Φ１に依存し
て変化することが知られている。
上記改良型埋込トランジスタでは、等価トランジスタＰ
及びＱのチャネル領域の不純物濃度が異なっているため
、各々のΦ８，も異なり、その結果、各々のしきい値電
圧は異なった値をとる。従って、適当な基板バイアスを
与えることによって等価トランジスタＰに負のしきい値
電圧を持たせてデプレンションモードで動作させるよう
にし、等価トランジスタＱに正のしきい値電圧を持たせ
てエンハンスメントモードで動作さセるようにすること
ができる。このようにすると、等価トランジスタＰは常
にオン状態で動作し、等価トランジスタＱのみがスイッ
チング動作を行うことになり、上記改良型埋込トランジ
スタのスイッチング速度は実質的に等価トランジスタＱ
の特性のみで決まることとなる。そして、等価トランジ
スタＱのチャネル長は溝の幅Ｌ２に等しいため、第３図
に示した埋込トランジスタのチャネル長２Ｌ＋＋Ｌｚに
比べて実効的なチャネル長は短くなる。
及びＱのチャネル領域の不純物濃度が異なっているため
、各々のΦ８，も異なり、その結果、各々のしきい値電
圧は異なった値をとる。従って、適当な基板バイアスを
与えることによって等価トランジスタＰに負のしきい値
電圧を持たせてデプレンションモードで動作させるよう
にし、等価トランジスタＱに正のしきい値電圧を持たせ
てエンハンスメントモードで動作さセるようにすること
ができる。このようにすると、等価トランジスタＰは常
にオン状態で動作し、等価トランジスタＱのみがスイッ
チング動作を行うことになり、上記改良型埋込トランジ
スタのスイッチング速度は実質的に等価トランジスタＱ
の特性のみで決まることとなる。そして、等価トランジ
スタＱのチャネル長は溝の幅Ｌ２に等しいため、第３図
に示した埋込トランジスタのチャネル長２Ｌ＋＋Ｌｚに
比べて実効的なチャネル長は短くなる。
（発明が解決しようとする課！ｇｉ）
しかしながら、上記改良型埋込トランジスタでは、デプ
レノションモートで動作する等価トランジスタＰのオン
電流によって動作電流範囲が制限される。この動作電流
範囲を広くするためには、等価トランジスタＰ及びＱの
しきい値電圧の差をできるだけ大きくすることが必要で
あり、そのためには上記ｐ型チャ不ルドープ領域９の不
純物濃度をｐ−型シリコン基板ｌの不純物濃度に比べて
充分大きくする必要がある。しかしながら、不純物濃度
の高いチャネルドープ領域９では空乏層中の電界が強く
なってキャリャの移動度が低下し、スイッチング速度は
やはり低下してしまう。
レノションモートで動作する等価トランジスタＰのオン
電流によって動作電流範囲が制限される。この動作電流
範囲を広くするためには、等価トランジスタＰ及びＱの
しきい値電圧の差をできるだけ大きくすることが必要で
あり、そのためには上記ｐ型チャ不ルドープ領域９の不
純物濃度をｐ−型シリコン基板ｌの不純物濃度に比べて
充分大きくする必要がある。しかしながら、不純物濃度
の高いチャネルドープ領域９では空乏層中の電界が強く
なってキャリャの移動度が低下し、スイッチング速度は
やはり低下してしまう。
そこで本発明は、スッチング速度を低下させることなく
ショートチャネル効果を防止することを目的とする。
ショートチャネル効果を防止することを目的とする。
（課題を解決するための手段）
上記課題の解決は、一導電型半導体基板と、該一導雷型
半導体基板上に形成された反対導電型層と、該反対導電
型層を貫通して該一導電型半導体基板に達する溝と、該
溝の内面に形成されたゲート絶縁膜と、該ゲート絶縁膜
を介して該溝の側面に形成された第１のゲート電極と、
該ゲート絶縁膜を介して該溝の底面に形成された第２の
ゲート電極とを有する半導体装置であって、該第１のゲ
ート電極と該第２のゲート電極が互いに異なる仕事関数
を有する物質からなることを特徴とする半導体装置、あ
るいは、第１のゲート電極が一導電型多桔晶シリコンか
らなり、第２のゲート電極が反対導電型多結晶シリコン
からなることを特徴とする前記半導体装置によって達成
される。
半導体基板上に形成された反対導電型層と、該反対導電
型層を貫通して該一導電型半導体基板に達する溝と、該
溝の内面に形成されたゲート絶縁膜と、該ゲート絶縁膜
を介して該溝の側面に形成された第１のゲート電極と、
該ゲート絶縁膜を介して該溝の底面に形成された第２の
ゲート電極とを有する半導体装置であって、該第１のゲ
ート電極と該第２のゲート電極が互いに異なる仕事関数
を有する物質からなることを特徴とする半導体装置、あ
るいは、第１のゲート電極が一導電型多桔晶シリコンか
らなり、第２のゲート電極が反対導電型多結晶シリコン
からなることを特徴とする前記半導体装置によって達成
される。
〔作 用］
第１図（ａ）、（ｂ）は本発明に係る半導体装置の原理
説明図であり、第４図（ａ）、（ｂ）と同一の機能を有
するものには同一番号を付した。同図に見られるように
、溝の両側面における長さＬ１のチャネルに対しては、
ゲート絶縁膜５を介して第ｌのゲート電極６ａが対向し
ており、これは等価トランジスタＰを構戊する。また、
溝の底面の長さＬ２のチャネルに対しては、同しゲート
絶縁膜５を介して第２のゲート電極６ｂが対向しており
、これは等価トランジスタＱを構戒する。以上のことか
ら、本発明に係る半導体装置の等価回路は同図（ｂ）に
示したように、これらの等価トランジスタＰ及びＱが直
列に接続されたもので表されることとなり、この場合、
第１および第２のゲート電極６ａ、６ｂを互いに異なる
仕事関数を有する材料で形戒することにより、等価トラ
ンジスタＰ及びＱのしきい値電圧を異なったものにする
ことが可能である。即ち、第４図に示した埋込トランジ
スタでは、等価トランジスタＰ及びＱのしきい値電圧の
差をチャネルドープ領域９を設けることによって作り出
していたのに対し、本発明では等価トランジスタＰ及び
Ｑに対して異なった仕事関数を有するゲート電極６ａ、
６ｂを用いることによってしきい値電圧の差を作り出す
ものである。そして、本発明の構或では、ゲート電極材
料を適当に選択することによって等価トランジスタＰ及
びＱのしきい値電圧を、チャネルトーブ領域を設けるこ
となく広い範囲で制御することができる。
説明図であり、第４図（ａ）、（ｂ）と同一の機能を有
するものには同一番号を付した。同図に見られるように
、溝の両側面における長さＬ１のチャネルに対しては、
ゲート絶縁膜５を介して第ｌのゲート電極６ａが対向し
ており、これは等価トランジスタＰを構戊する。また、
溝の底面の長さＬ２のチャネルに対しては、同しゲート
絶縁膜５を介して第２のゲート電極６ｂが対向しており
、これは等価トランジスタＱを構戒する。以上のことか
ら、本発明に係る半導体装置の等価回路は同図（ｂ）に
示したように、これらの等価トランジスタＰ及びＱが直
列に接続されたもので表されることとなり、この場合、
第１および第２のゲート電極６ａ、６ｂを互いに異なる
仕事関数を有する材料で形戒することにより、等価トラ
ンジスタＰ及びＱのしきい値電圧を異なったものにする
ことが可能である。即ち、第４図に示した埋込トランジ
スタでは、等価トランジスタＰ及びＱのしきい値電圧の
差をチャネルドープ領域９を設けることによって作り出
していたのに対し、本発明では等価トランジスタＰ及び
Ｑに対して異なった仕事関数を有するゲート電極６ａ、
６ｂを用いることによってしきい値電圧の差を作り出す
ものである。そして、本発明の構或では、ゲート電極材
料を適当に選択することによって等価トランジスタＰ及
びＱのしきい値電圧を、チャネルトーブ領域を設けるこ
となく広い範囲で制御することができる。
特に、第１及び第２のゲート電極６ａ， ６ｂの各々を
、仕事関数の異なる一導電型多結晶シリコン及び反対導
電型多結晶シリコンにより形成したときには、適当な基
板バイアスを与えることによって、等価トランジスタＰ
をデブレッションモードで動作させ、等価トランジスタ
Ｑをエンハンスメントモードで動作させることができる
。この場合には等価トランジスタＰを常にオン状態とし
、等価トランジスタＱのみをスイッチング動作させるこ
とが可能となり、その結果、実効的なチャネル長は２Ｌ
．＋Ｌ２からＬ２へと短くなり、しかも第４図に示した
従来の埋込トランジスタのようにチャネル領域の不純物
濃度を高くする必要がないため、スイッチング速度は低
下しない。
、仕事関数の異なる一導電型多結晶シリコン及び反対導
電型多結晶シリコンにより形成したときには、適当な基
板バイアスを与えることによって、等価トランジスタＰ
をデブレッションモードで動作させ、等価トランジスタ
Ｑをエンハンスメントモードで動作させることができる
。この場合には等価トランジスタＰを常にオン状態とし
、等価トランジスタＱのみをスイッチング動作させるこ
とが可能となり、その結果、実効的なチャネル長は２Ｌ
．＋Ｌ２からＬ２へと短くなり、しかも第４図に示した
従来の埋込トランジスタのようにチャネル領域の不純物
濃度を高くする必要がないため、スイッチング速度は低
下しない。
［実施例］
以下、第２図に示した工秤断面図によって本発明の実施
例について説明する。
例について説明する。
まず、同図（ａ）に示したように素子分離用酸化１漠２
の形成された不純物濃度Ｉ ＸＩＯ”ｃｍ−’のＰ−型
シリコン基板ｌに加速電圧７０κｅν、トーズ量４ Ｘ
ＩＯｌ５ｃｍ−”の条件で砒素（Ａｓ）イオンの注入を
行いｎ゛層３を形成し、続いて加速電圧５０ ＫｅＶ、
ドーズ景Ｉ Ｘ １０１３ｃｍ−２の条イ牛でリン（Ｐ
） イオンの冫主人を行いｎ一層４を形戒する。上記
イオン注入条件では、ＰイオンがＡｓイオンより深く注
入される結果、同図に示すように、ｎ−層４がｎ゛層３
の下に形成されることになる。その後、ｎ゛層３および
ｎ−層４を貫通してｐ一型シリコン基板１に達する満５
ａを選択エソチングにより形成し、続いて全面を熱酸化
して溝５８の内面にゲート酸化膜５を形成する。ついで
全面にボロン（Ｂ） ′ａ度Ｉ ＸＩＯ”ｃｍ−’のｐ
゛型多結晶シリコンをＣＶＤ法により堆積し異方性エソ
チングを行い、同図（ｂ）に示すように、講の側壁にの
み残してこれを第１のゲート電極６ａとする。ついでｐ
４度Ｉ ＸＩＯ”ｃｍ−’のｎ゛型多桔晶シリコンを
Ｃ Ｖ Ｄ ？，１により全面に堆稍し算方性エノチン
グを行い、同図（Ｃ）に見られるように、溝の内部を埋
め込んでこれを第２のゲート電極６ｂとする。
の形成された不純物濃度Ｉ ＸＩＯ”ｃｍ−’のＰ−型
シリコン基板ｌに加速電圧７０κｅν、トーズ量４ Ｘ
ＩＯｌ５ｃｍ−”の条件で砒素（Ａｓ）イオンの注入を
行いｎ゛層３を形成し、続いて加速電圧５０ ＫｅＶ、
ドーズ景Ｉ Ｘ １０１３ｃｍ−２の条イ牛でリン（Ｐ
） イオンの冫主人を行いｎ一層４を形戒する。上記
イオン注入条件では、ＰイオンがＡｓイオンより深く注
入される結果、同図に示すように、ｎ−層４がｎ゛層３
の下に形成されることになる。その後、ｎ゛層３および
ｎ−層４を貫通してｐ一型シリコン基板１に達する満５
ａを選択エソチングにより形成し、続いて全面を熱酸化
して溝５８の内面にゲート酸化膜５を形成する。ついで
全面にボロン（Ｂ） ′ａ度Ｉ ＸＩＯ”ｃｍ−’のｐ
゛型多結晶シリコンをＣＶＤ法により堆積し異方性エソ
チングを行い、同図（ｂ）に示すように、講の側壁にの
み残してこれを第１のゲート電極６ａとする。ついでｐ
４度Ｉ ＸＩＯ”ｃｍ−’のｎ゛型多桔晶シリコンを
Ｃ Ｖ Ｄ ？，１により全面に堆稍し算方性エノチン
グを行い、同図（Ｃ）に見られるように、溝の内部を埋
め込んでこれを第２のゲート電極６ｂとする。
その後、通常のプロセスに従って、第１］（ａ）に示し
たように、ＣＶＤ法により全面にＰＳＣ；Ｊｌ焚７を堆
禎した後、ｎ′層３上を窓開けしＡＩ膜からなるソース
／ドレイン電極８ａ、８ｂを形成する。
たように、ＣＶＤ法により全面にＰＳＣ；Ｊｌ焚７を堆
禎した後、ｎ′層３上を窓開けしＡＩ膜からなるソース
／ドレイン電極８ａ、８ｂを形成する。
上記の実施例では、第１のゲート電極６ａによって構成
される等価トランジスタＰのΦ９，は−０．７Ｖ、第２
のゲート重極６ｂによって構威される等価トランジスタ
ＱのΦ。は０．３Ｖとなる。従って、適当な基板バイア
スを与えることによって等価トランジスタＰを常にオン
状態とし、等価トランジスタＱのみをスイッチング動作
させることにより実効的なチャネル長を短くしてスイッ
チング速度を向上させることができる。
される等価トランジスタＰのΦ９，は−０．７Ｖ、第２
のゲート重極６ｂによって構威される等価トランジスタ
ＱのΦ。は０．３Ｖとなる。従って、適当な基板バイア
スを与えることによって等価トランジスタＰを常にオン
状態とし、等価トランジスタＱのみをスイッチング動作
させることにより実効的なチャネル長を短くしてスイッ
チング速度を向上させることができる。
上記実施例とは逆に、第ｌのゲート電極６ａにｎ゛型多
結晶シリコンを用い第２のゲート電極６ｂにｐ゛型多結
晶シリコンを用いることによって、等価トランジスタＱ
を常にオン状態とし、等価トランジスタＰのみをスイッ
チング動作させることも可能であり、この場合には等価
トランジスタＰによって全体のスイッチング速度が決ま
る。
結晶シリコンを用い第２のゲート電極６ｂにｐ゛型多結
晶シリコンを用いることによって、等価トランジスタＱ
を常にオン状態とし、等価トランジスタＰのみをスイッ
チング動作させることも可能であり、この場合には等価
トランジスタＰによって全体のスイッチング速度が決ま
る。
また、当然のことながら第１及び第２のゲート電極に用
いられる物質は多結晶シリコンに限らず、互いに仕事関
数の異なる金属を用いることもできる。
いられる物質は多結晶シリコンに限らず、互いに仕事関
数の異なる金属を用いることもできる。
（発明の効果〕
以上のように本発明によれば、スイッチング速度を低下
させることなくショートチャネル効果を防止することが
できるため、ＭＯＳトランジスタの占有面積の縮小を図
ることができ、ＩＣの高密度化、高速化に大きな効果を
有する。
させることなくショートチャネル効果を防止することが
できるため、ＭＯＳトランジスタの占有面積の縮小を図
ることができ、ＩＣの高密度化、高速化に大きな効果を
有する。
第１図（ａ）、（ｂ）は本発明の原理説明図、第２図（
ａ）〜（Ｃ）は本発明の工程断面図、第３図、第４図は
従来例の問題点を示す図、である。 図において、 １はｐ一型シリコン基板、 ２は素子分離用絶縁膜、 ３はｎ９層、 ４はｎ一層、 ５はゲート絶縁膜、 ５ａは溝、 ６はゲート電極、 ６ａは第１のゲート電極、 ６ｂは第２のゲート電極、 ７はＰＳＧ膜、 ８ａ、８ｂはソース／トレイン電極、 ９はｐ型チャネルドープ領域、 ＊幣明の原理説明図 第１図 ５父 ５ 本発明の玉程１！ｌＩＴ面図
ａ）〜（Ｃ）は本発明の工程断面図、第３図、第４図は
従来例の問題点を示す図、である。 図において、 １はｐ一型シリコン基板、 ２は素子分離用絶縁膜、 ３はｎ９層、 ４はｎ一層、 ５はゲート絶縁膜、 ５ａは溝、 ６はゲート電極、 ６ａは第１のゲート電極、 ６ｂは第２のゲート電極、 ７はＰＳＧ膜、 ８ａ、８ｂはソース／トレイン電極、 ９はｐ型チャネルドープ領域、 ＊幣明の原理説明図 第１図 ５父 ５ 本発明の玉程１！ｌＩＴ面図
Claims (1)
- 【特許請求の範囲】 〔１〕一導電型半導体基板（１）と、 該一導電型半導体基板（１）上に形成された反対導電型
層（３、４）と、 該反対導電型層（３、４）を貫通して該一導電型半導体
基板（１）に達する溝と、 該溝の内面に形成されたゲート絶縁膜（５）と、該ゲー
ト絶縁膜（５）を介して該溝の側面に形成された第１の
ゲート電極（６ａ）と、 該ゲート絶縁膜（５）を介して該溝の底面に形成された
第２のゲート電極（６ｂ）とを有する半導体装置であっ
て、 該第１のゲート電極（６ａ）と該第２のゲート電極（６
ｂ）が互いに異なる仕事関数を有する物質からなること
を特徴とする半導体装置。 〔２〕第１のゲート電極（６ａ）が一導電型多結晶シリ
コンからなり、第２のゲート電極（６ｂ）が反対導電型
多結晶シリコンからなることを特徴とする請求項〔１〕
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300305A JPH03160761A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300305A JPH03160761A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03160761A true JPH03160761A (ja) | 1991-07-10 |
Family
ID=17883181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300305A Pending JPH03160761A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03160761A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232389A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
| US5793082A (en) * | 1995-04-25 | 1998-08-11 | International Business Machines Corporation | Self-aligned gate sidewall spacer in a corrugated FET |
| KR100687849B1 (ko) * | 2000-04-17 | 2007-02-27 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
| JP2009065120A (ja) * | 2007-06-15 | 2009-03-26 | Qimonda Ag | スプリット仕事関数ゲートを含むｍｏｓｆｅｔを有する集積回路 |
| JP2014116399A (ja) * | 2012-12-07 | 2014-06-26 | Toyota Motor Corp | 半導体装置 |
| JP2015130436A (ja) * | 2014-01-08 | 2015-07-16 | 富士通株式会社 | 半導体装置 |
| WO2020162620A1 (ja) * | 2019-02-07 | 2020-08-13 | ローム株式会社 | 半導体装置 |
| WO2023013200A1 (ja) * | 2021-08-05 | 2023-02-09 | ローム株式会社 | 半導体装置 |
-
1989
- 1989-11-17 JP JP1300305A patent/JPH03160761A/ja active Pending
Cited By (9)
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| WO2020162620A1 (ja) * | 2019-02-07 | 2020-08-13 | ローム株式会社 | 半導体装置 |
| US12100764B2 (en) | 2019-02-07 | 2024-09-24 | Rohm Co., Ltd. | Semiconductor device |
| WO2023013200A1 (ja) * | 2021-08-05 | 2023-02-09 | ローム株式会社 | 半導体装置 |
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