JPS62169482A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62169482A JPS62169482A JP61010125A JP1012586A JPS62169482A JP S62169482 A JPS62169482 A JP S62169482A JP 61010125 A JP61010125 A JP 61010125A JP 1012586 A JP1012586 A JP 1012586A JP S62169482 A JPS62169482 A JP S62169482A
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- JP
- Japan
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- substrate
- gaas layer
- electrode
- region
- insulating film
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
Landscapes
- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に関し、特にＳｉ基板
上に積層されたＧａＡｓ層に半導体素子を作成するもの
である。
上に積層されたＧａＡｓ層に半導体素子を作成するもの
である。
（従来の技術）
従来の８１基板上にＧａＡｓ層を成長させる結晶成長方
法については、文献シャツＪ？ニーズ・ジャーナル会オ
プ・アゲライド書フィソックス（ＪａｐａｎｅｓｅＪｏ
ｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ
） Ｖｏｌ、 ２３． ＆ １１゜Ｎｏｖｅｍｂｅｒ、
１９８４ ｐｐ、 Ｌ８４３−Ｌ８４５あるいはエレ
クトロニクス・レターズ（ＥＬＥＣＴＲＯＮＩＣ８ＬＥ
ＴＴＥＲ８） （１９８４−１０−２５） Ｖｏｌ、２
０． Ａ２２ｐｐ、９１６−９１８に記載されている。
法については、文献シャツＪ？ニーズ・ジャーナル会オ
プ・アゲライド書フィソックス（ＪａｐａｎｅｓｅＪｏ
ｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ
） Ｖｏｌ、 ２３． ＆ １１゜Ｎｏｖｅｍｂｅｒ、
１９８４ ｐｐ、 Ｌ８４３−Ｌ８４５あるいはエレ
クトロニクス・レターズ（ＥＬＥＣＴＲＯＮＩＣ８ＬＥ
ＴＴＥＲ８） （１９８４−１０−２５） Ｖｏｌ、２
０． Ａ２２ｐｐ、９１６−９１８に記載されている。
これらの文献に記載されているよう１７．Ｓｉ基板上へ
のＧａＡｓの結晶成長は、通常、ＭＯＣＶＤ法あるいは
ＭＢＥ法によって行なわれ、まずＳＬ基板の清浄化を目
的として高温でのアニールを行なった後、ＭＯＣＶＤ法
では約７００℃以上、ＭＢＥ法では約５００℃以上の成
長温度でＧａＡｓ層を成長する。この時、約４チの格子
定数の違いを緩和するために中間層をＳ＋基板とＧａＡ
ｓ層の間に導入するか、あるいは低温でアモルファスも
しくは多結晶のＧａＡｓ層を成長したのちに再配列化を
はかフ、その後通常の成長温度でＧａＡｓ層を成長する
ことが行なわれる。また、この時ＳｉとＧａＡｓ０熱膨
張係数の違いから、成長温度から室温にもどした場合に
ＧａＡｓ側にウェファがそる、あるいはクラックが入る
といったような現象が起こらないように、Ｇａ Ａｓ層
の膜厚は薄く積層される。
のＧａＡｓの結晶成長は、通常、ＭＯＣＶＤ法あるいは
ＭＢＥ法によって行なわれ、まずＳＬ基板の清浄化を目
的として高温でのアニールを行なった後、ＭＯＣＶＤ法
では約７００℃以上、ＭＢＥ法では約５００℃以上の成
長温度でＧａＡｓ層を成長する。この時、約４チの格子
定数の違いを緩和するために中間層をＳ＋基板とＧａＡ
ｓ層の間に導入するか、あるいは低温でアモルファスも
しくは多結晶のＧａＡｓ層を成長したのちに再配列化を
はかフ、その後通常の成長温度でＧａＡｓ層を成長する
ことが行なわれる。また、この時ＳｉとＧａＡｓ０熱膨
張係数の違いから、成長温度から室温にもどした場合に
ＧａＡｓ側にウェファがそる、あるいはクラックが入る
といったような現象が起こらないように、Ｇａ Ａｓ層
の膜厚は薄く積層される。
しかる後、このＧＩＬＡｓ層に半導体素子や配線電極を
形成するものである。
形成するものである。
（発明が解決しようとする問題点）
しかしながら以上述べた方法においては、Ｓｉ基板とポ
ンディングパッド等の配線電極との間隔は狭く、またＧ
ａＡｓ層あるいは中間層等の誘電率は大きいため、Ｓｉ
基板とポンディングパッド等の配線電極との間の寄生容
量が大きくなってしまうという問題点があった。そこで
、この発明の目的は。
ンディングパッド等の配線電極との間隔は狭く、またＧ
ａＡｓ層あるいは中間層等の誘電率は大きいため、Ｓｉ
基板とポンディングパッド等の配線電極との間の寄生容
量が大きくなってしまうという問題点があった。そこで
、この発明の目的は。
前記寄生容量の小さい半導体装置を４１４−ろことがで
きる製造方法を提イ共することにある。
きる製造方法を提イ共することにある。
（問題点を解決するための手段）
この発明は、前記問題点を解決するために、Ｓｉ基板上
の所定領域に！：ｌ ＋ ０２等の誘電率の小さい絶縁
膜を選択的に形成し、前記Ｓｉ基板及びこの絶縁膜の表
面にＧａＡｓ層を積層し、前記Ｓｉ基板上に積層された
前記ＧａＡｓ層の領域に半導体素子を形成し、前記絶縁
膜上に積層された前記ＧａＡｓ層の領域上に配線電極を
形成するものである。
の所定領域に！：ｌ ＋ ０２等の誘電率の小さい絶縁
膜を選択的に形成し、前記Ｓｉ基板及びこの絶縁膜の表
面にＧａＡｓ層を積層し、前記Ｓｉ基板上に積層された
前記ＧａＡｓ層の領域に半導体素子を形成し、前記絶縁
膜上に積層された前記ＧａＡｓ層の領域上に配線電極を
形成するものである。
（作 用）
本発明によれば、以上説明したようにＳｉ基板上の所定
領域にＳ １０２等の誘電率の小さい絶縁膜を選択的に
形成し、これらＳｉ基板及びＳ １０２等の誘電率の小
さい絶縁膜の上にＧａＡｓ層を積層しているので、Ｓｉ
基板上には単結晶のＧａＡｓ層が積層され、前記絶縁膜
上には高抵抗な多結晶Ｇａ Ａｓ層が積層される。従っ
て、この単結晶ＧａＡｓ層の領域に半導体素子を形成し
、前記多結晶ＧａＡｓ層の領域にポンディングパッド等
の配線電極を形成することによシ、半導体装置のＳｉ基
板と配線電極との間の寄生容量を低減することができる
。さらに、前記多結晶ＧａＡｓ層を半導体素子間のアイ
ソレーショ／として用いることができる。
領域にＳ １０２等の誘電率の小さい絶縁膜を選択的に
形成し、これらＳｉ基板及びＳ １０２等の誘電率の小
さい絶縁膜の上にＧａＡｓ層を積層しているので、Ｓｉ
基板上には単結晶のＧａＡｓ層が積層され、前記絶縁膜
上には高抵抗な多結晶Ｇａ Ａｓ層が積層される。従っ
て、この単結晶ＧａＡｓ層の領域に半導体素子を形成し
、前記多結晶ＧａＡｓ層の領域にポンディングパッド等
の配線電極を形成することによシ、半導体装置のＳｉ基
板と配線電極との間の寄生容量を低減することができる
。さらに、前記多結晶ＧａＡｓ層を半導体素子間のアイ
ソレーショ／として用いることができる。
（実施例）
第１図（ａ）〜（Ｃ）は本発明の１実施例を説明するた
めの半導体装置の断面図であシ、以下図面に沿って説明
する。
めの半導体装置の断面図であシ、以下図面に沿って説明
する。
まず、第１図（、）に示すように、Ｓｉ基板１全面にＳ
１０２膜２をＣＶＤ法によシ成長させ、活性層を形成
する予定の領域のＳｉＯ□膜２を反応性イオンエツチン
グ等によシ選択的にエツチングすることによシ、前記Ｓ
ｉ基板１を露出する開口３を形成する。
１０２膜２をＣＶＤ法によシ成長させ、活性層を形成
する予定の領域のＳｉＯ□膜２を反応性イオンエツチン
グ等によシ選択的にエツチングすることによシ、前記Ｓ
ｉ基板１を露出する開口３を形成する。
次に、第１図６）に示すように、選択性のない有機金属
化学気相成長法（ＭＯＣＶＤ法）を用いて、Ｓｉ基板１
を水素中で９００℃程度の温度で熱処理を行い、温度を
下げＳｉ基板Ｉの（１００）面上にＧａＡｓの構成原子
が成長時に充分にはマイグレーションできない約４５０
℃の低温で半絶縁性のＧａＡｓを２００Ｘ程度厚さて成
長させバッファ層を形成し、このバッファ層のアニール
後、このバッファ層上［７００℃程度でさらに半絶縁性
のＧａＡｓ層を成長させることによシ、Ｓ １０２膜２
上には多結晶ＧａＡｓ層４が積層され、開口３のＳｉ基
板ｌ上には半絶縁性の単結晶ＧａＡ ａ層５が積層され
る。さらに、単結晶ＧａＡｓ層５上にドナー不純物をド
ーグしたＧａＡ ｓ層をエピタキシャル成長あるいはド
ナー不純物を選択的に注入することによ、９ｎ型のチャ
ネル領域６を形成する。
化学気相成長法（ＭＯＣＶＤ法）を用いて、Ｓｉ基板１
を水素中で９００℃程度の温度で熱処理を行い、温度を
下げＳｉ基板Ｉの（１００）面上にＧａＡｓの構成原子
が成長時に充分にはマイグレーションできない約４５０
℃の低温で半絶縁性のＧａＡｓを２００Ｘ程度厚さて成
長させバッファ層を形成し、このバッファ層のアニール
後、このバッファ層上［７００℃程度でさらに半絶縁性
のＧａＡｓ層を成長させることによシ、Ｓ １０２膜２
上には多結晶ＧａＡｓ層４が積層され、開口３のＳｉ基
板ｌ上には半絶縁性の単結晶ＧａＡ ａ層５が積層され
る。さらに、単結晶ＧａＡｓ層５上にドナー不純物をド
ーグしたＧａＡ ｓ層をエピタキシャル成長あるいはド
ナー不純物を選択的に注入することによ、９ｎ型のチャ
ネル領域６を形成する。
次に第１図（Ｃ）に示すようにチャネル領域６上にダー
ト電極７を形成し、その一方にコンタクトホール８を介
してＳｉ基板ＩＶＣ接続したソース電極９、もう一方に
ドレイン電極１０を形成することによシ、バイア・ホー
ル構造のトランジスタが形成され、そしてドレイン電極
１０およびダート電極７から多結晶ＧａＡｓ層４上にポ
ンディングパッド等の配線電極１１を形成する。
ト電極７を形成し、その一方にコンタクトホール８を介
してＳｉ基板ＩＶＣ接続したソース電極９、もう一方に
ドレイン電極１０を形成することによシ、バイア・ホー
ル構造のトランジスタが形成され、そしてドレイン電極
１０およびダート電極７から多結晶ＧａＡｓ層４上にポ
ンディングパッド等の配線電極１１を形成する。
この発明の実施例によれば、誘電率がＧａＡｓの約ＩＡ
であるＳｉＯ□膜２上に積層された多結晶ＧａＡｓ層４
上に配線電極１１が形成されるので、ソース電極９に接
続されたＳｉ基板１と配線電極１１との間の容量が主な
原因となっている寄生容量が低減できる。また、ソース
電極９が接続されたＳｉ基板１全体がソース電極となり
、／ゼッケーソにグイボンドすることによってこのソー
ス電極（Ｓｉ基板１）が配線することなしに接地側に接
続されることとなシ、ソースインダクタンスが減少され
る。
であるＳｉＯ□膜２上に積層された多結晶ＧａＡｓ層４
上に配線電極１１が形成されるので、ソース電極９に接
続されたＳｉ基板１と配線電極１１との間の容量が主な
原因となっている寄生容量が低減できる。また、ソース
電極９が接続されたＳｉ基板１全体がソース電極となり
、／ゼッケーソにグイボンドすることによってこのソー
ス電極（Ｓｉ基板１）が配線することなしに接地側に接
続されることとなシ、ソースインダクタンスが減少され
る。
またＳｌの熱伝導度はＧａＡｓの約３倍であることから
Ｓｉ基板１は有効なヒートシンクとなシ得、且つ、ソー
ス電極９とｆ−）電極７との配線電極を交差せずに半導
体装置を形成でき、交差配線による寄生容量およびイン
ダクタンスを低減することができる。さらに、多結晶Ｇ
ａＡｓ層を成長時点でそのまま素子間のアイソレーショ
ンとして用いることができる。
Ｓｉ基板１は有効なヒートシンクとなシ得、且つ、ソー
ス電極９とｆ−）電極７との配線電極を交差せずに半導
体装置を形成でき、交差配線による寄生容量およびイン
ダクタンスを低減することができる。さらに、多結晶Ｇ
ａＡｓ層を成長時点でそのまま素子間のアイソレーショ
ンとして用いることができる。
尚、本発明の実施例では、Ｓｉ基板１上へのＧａＡｓ層
４，５の成長方法としては、ＭＢＥ法を用いてもよい。
４，５の成長方法としては、ＭＢＥ法を用いてもよい。
また、本発明の実施例では誘電率の小さい絶縁膜として
Ｓ １０２膜２を用いたが、他の誘電率の小さい絶縁物
質を用いてもよい。
Ｓ １０２膜２を用いたが、他の誘電率の小さい絶縁物
質を用いてもよい。
（発明の効果）
本発明によれば、以上詳細に説明したように、Ｓｉ基板
上の所定領域にＳ ｔ Ｏ２等の誘電率の小さい絶縁膜
を選択的に形成し、これらＳｉ基板及びＳ ｉ Ｏ２等
の誘電率の小さい絶縁膜の上にＧａＡｓ層を積層してい
るので、Ｓｉ基板上には単結晶のＧａ Ａｓ層が積層さ
れ、前記絶縁膜上には高抵抗な多結晶ＧａＡｓ層が積層
され、この単結晶ＧａＡｓ層の領域に半導体素子を形成
し、前記多結晶ＧａＡｓ層の領域にビンディング・ぞラ
ド等の配線電極を形成すること（よシ、半導体装置のＳ
ｉ基板と配線電極との間の寄生容量を低減することがで
き、且つこの多結晶ＧａＡｓ層を半導体素子間のアイソ
レーションと１−て用いることができ、高性能な半導体
素子を容易な方法で製造することができる。
上の所定領域にＳ ｔ Ｏ２等の誘電率の小さい絶縁膜
を選択的に形成し、これらＳｉ基板及びＳ ｉ Ｏ２等
の誘電率の小さい絶縁膜の上にＧａＡｓ層を積層してい
るので、Ｓｉ基板上には単結晶のＧａ Ａｓ層が積層さ
れ、前記絶縁膜上には高抵抗な多結晶ＧａＡｓ層が積層
され、この単結晶ＧａＡｓ層の領域に半導体素子を形成
し、前記多結晶ＧａＡｓ層の領域にビンディング・ぞラ
ド等の配線電極を形成すること（よシ、半導体装置のＳ
ｉ基板と配線電極との間の寄生容量を低減することがで
き、且つこの多結晶ＧａＡｓ層を半導体素子間のアイソ
レーションと１−て用いることができ、高性能な半導体
素子を容易な方法で製造することができる。
第１図（、）〜（ｃ）は本発明の１実施例を説明するた
めの半導体装置の断面図である。 １・・・Ｓｉ基板、２・・・ＳｉＯ□膜、３・・・開口
、４・・・多結晶ＧａＡｓ層、５・・・単結晶ＧａＡｓ
層、６・・・チャネル領域、７・・・ケ９−ト電極、８
・・・コンタクトホール、９・・・ソース電極、１０・
・・ドレイン電極、１１・・・配線電極。 ５ ８つりり７￥ホール 文万七例をｇえ明す＞７＝めの茨工館品国第１図 手続補正書（自発） ６２．１−７ 昭和 年 月 日
めの半導体装置の断面図である。 １・・・Ｓｉ基板、２・・・ＳｉＯ□膜、３・・・開口
、４・・・多結晶ＧａＡｓ層、５・・・単結晶ＧａＡｓ
層、６・・・チャネル領域、７・・・ケ９−ト電極、８
・・・コンタクトホール、９・・・ソース電極、１０・
・・ドレイン電極、１１・・・配線電極。 ５ ８つりり７￥ホール 文万七例をｇえ明す＞７＝めの茨工館品国第１図 手続補正書（自発） ６２．１−７ 昭和 年 月 日
Claims (1)
- 【特許請求の範囲】 １）Ｓｉ基板を準備する工程と、 該Ｓｉ基板上の所定領域に誘電率の小さい絶縁膜を形成
する工程と、 該Ｓｉ基板及び該絶縁膜の上にＧａＡｓ層を積層する工
程と、 前記Ｓｉ基板上に積層された前記ＧａＡｓ層の領域に半
導体素子を形成する工程と、 前記絶縁膜上に積層された前記ＧａＡｓ層の領域上に配
線電極を形成する工程とを備えてなることを特徴とする
半導体装置の製造方法。 ２）前記誘電率の小さい絶縁膜はＳｉＯ＿２膜であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010125A JPH0680686B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010125A JPH0680686B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169482A true JPS62169482A (ja) | 1987-07-25 |
| JPH0680686B2 JPH0680686B2 (ja) | 1994-10-12 |
Family
ID=11741569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010125A Expired - Fee Related JPH0680686B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680686B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011171595A (ja) * | 2010-02-19 | 2011-09-01 | Fujitsu Ltd | 化合物半導体装置の製造方法及び化合物半導体装置 |
| JP2013229398A (ja) * | 2012-04-24 | 2013-11-07 | Fujitsu Ltd | 熱電変換素子及びその製造方法 |
-
1986
- 1986-01-22 JP JP61010125A patent/JPH0680686B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011171595A (ja) * | 2010-02-19 | 2011-09-01 | Fujitsu Ltd | 化合物半導体装置の製造方法及び化合物半導体装置 |
| JP2013229398A (ja) * | 2012-04-24 | 2013-11-07 | Fujitsu Ltd | 熱電変換素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680686B2 (ja) | 1994-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |