JPS6160588B2 - - Google Patents
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- Publication number
- JPS6160588B2 JPS6160588B2 JP55141713A JP14171380A JPS6160588B2 JP S6160588 B2 JPS6160588 B2 JP S6160588B2 JP 55141713 A JP55141713 A JP 55141713A JP 14171380 A JP14171380 A JP 14171380A JP S6160588 B2 JPS6160588 B2 JP S6160588B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- mosi
- silicon layer
- wiring
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は絶縁体上にMOSFETと配線を設けた
構造の半導体装置に関する。
構造の半導体装置に関する。
近年、絶縁体例えばサフアイヤ基板上にシリコ
ンをエピタキシヤル成長させ、これをMOSFET
の半導体基板として利用するSOS技術が開発され
ている。かかる構造ののMOSFETはサフアイヤ
基板上の島状のシリコン層に形成されることから
バルクシリコンに形成されるMOSFETに比べて
寄生浮遊容量を大幅に軽減できる特長を有する。
しかしながら、SOSデバイスも通常のバルクシリ
コンデバイスと同様高密度化、高速化の要求に対
して浮遊容量ばかりでなく、その配線抵抗の低減
化も大きな問題となりつつある。
ンをエピタキシヤル成長させ、これをMOSFET
の半導体基板として利用するSOS技術が開発され
ている。かかる構造ののMOSFETはサフアイヤ
基板上の島状のシリコン層に形成されることから
バルクシリコンに形成されるMOSFETに比べて
寄生浮遊容量を大幅に軽減できる特長を有する。
しかしながら、SOSデバイスも通常のバルクシリ
コンデバイスと同様高密度化、高速化の要求に対
して浮遊容量ばかりでなく、その配線抵抗の低減
化も大きな問題となりつつある。
ところで、従来より利用されている。配線技術
としては、n+，p+の配線層や多結晶シリコン層
と最終的なAl配線層が知られている。n+，p+の
配線層はシリコン層中に形成することから、多層
配線化に伴なう段差発生を抑制して最終段のAl
配線の段切れ防止等に効果的である。しかしなが
ら、これら配線層はMOSFETのソース、ドレイ
ン領域の形成工程と同一工程で作ることが多く、
最近のソース、ドレイン領域の微細化に伴なう接
合を浅くすることから、その配線層の抵抗は40
Ω／□より低くできない。このため、n+，p+の
配線層は高速動作が要求されるデバイスには適用
し難い。
としては、n+，p+の配線層や多結晶シリコン層
と最終的なAl配線層が知られている。n+，p+の
配線層はシリコン層中に形成することから、多層
配線化に伴なう段差発生を抑制して最終段のAl
配線の段切れ防止等に効果的である。しかしなが
ら、これら配線層はMOSFETのソース、ドレイ
ン領域の形成工程と同一工程で作ることが多く、
最近のソース、ドレイン領域の微細化に伴なう接
合を浅くすることから、その配線層の抵抗は40
Ω／□より低くできない。このため、n+，p+の
配線層は高速動作が要求されるデバイスには適用
し難い。
本発明は上記事情に鑑みなされたもので、高速
動作化が可能で、多層配線化にも適した半導体装
置を提供しようとするものである。
動作化が可能で、多層配線化にも適した半導体装
置を提供しようとするものである。
以下、本発明をSOSMOSFETに適用した例に
ついて製造方法を併記して説明する。
ついて製造方法を併記して説明する。
実施例
〔〕 まず、サフアイヤ基板１上に気相エピタ
キシヤル成長法により厚さ0.6μｍのｐ型シリ
コン層を成長させた後、PEP工程により選択エ
ツチングして基板１上に島状のシリコン層２
１，２２を形成した（第１図図示）。
キシヤル成長法により厚さ0.6μｍのｐ型シリ
コン層を成長させた後、PEP工程により選択エ
ツチングして基板１上に島状のシリコン層２
１，２２を形成した（第１図図示）。
〔〕 次いで、全面に厚さ3000ÅのSiO2膜を堆
積し、PEP工程によりSiO2膜を選択エツチン
グして島状のシリコン層２１の一部にSiO2膜
パターン３を形成した（第２図図示）。つづい
て、SiO2膜パターン３をマスクとして例えば
Moを１×1016／cm2のドーズ量でイオン注入し
た後、約1000℃の水素雰囲気で４時間アニーリ
ングした。この時、SiO2膜パターン３から露
出したシリコン層２１部分がMoSi2に変換され
てソース、ドレイン電極４，５が形成されると
共に、別の島状のシリコン層２２もMoSi2に変
換され低抵抗の配線６が形成された。
積し、PEP工程によりSiO2膜を選択エツチン
グして島状のシリコン層２１の一部にSiO2膜
パターン３を形成した（第２図図示）。つづい
て、SiO2膜パターン３をマスクとして例えば
Moを１×1016／cm2のドーズ量でイオン注入し
た後、約1000℃の水素雰囲気で４時間アニーリ
ングした。この時、SiO2膜パターン３から露
出したシリコン層２１部分がMoSi2に変換され
てソース、ドレイン電極４，５が形成されると
共に、別の島状のシリコン層２２もMoSi2に変
換され低抵抗の配線６が形成された。
〔〕 次いで、約1000℃のドライ酸素雰囲気中
で30分間熱酸化処理した。この時、第４図に示
す如くMoSi2からなるソース、ドレイン電極
４，５及びこれと一体化されたシリコン層２
1′並びにMoSi2からなる基板６の周囲にシリコ
ン酸化膜７１，７２が成長された。なお、シリ
コン層２1′のシリコン酸化膜７１部分はゲート
酸化膜として作用する。つづいて、ソース、ド
レイン電極４，５上のシリコン酸化膜７の一部
をPEP工程により開孔した後、全面にMoSi2膜
をスパツタ法により堆積した。ひきつづき、通
常のPEP工程を経てレジストパターンをマスク
としてCF4，O2プラズマ中でソース電極４とシ
リコン層２1′の境界付近及びドレイン電極５と
シリコン層２1′の境界付近のMoSi2膜をエツチ
ングして、MoSi2からなるゲート電極８、同
MoSi2からなるソース、ドレイン電極４，５の
取出し基板９，１０を形成した後、レジストパ
ターンをマスクとして砒素をイオン注入し、約
800℃で活性化してシリコン層２1′に互に分離
されたn+型のソース、ドレイン領域１１，１
２を形成した（第５図図示）。この時MoSi2か
らなるソース電極４とn+型ソース電極４とn+
型ソース領域１１、及びMoSi2からなるドレイ
ン電極５とn+型ドレイン領域１２、がオーミ
ツクコンタクトされた。その後、厚さ8000Åの
CVD−SiO2膜１３を堆積し、PEP工程により
コンタクトホールを開孔し、Al蒸着、PEP工
程によるパターニングによりAl基板１４を形
成してSOSMOSFETを製造した（第６図図
示）。
で30分間熱酸化処理した。この時、第４図に示
す如くMoSi2からなるソース、ドレイン電極
４，５及びこれと一体化されたシリコン層２
1′並びにMoSi2からなる基板６の周囲にシリコ
ン酸化膜７１，７２が成長された。なお、シリ
コン層２1′のシリコン酸化膜７１部分はゲート
酸化膜として作用する。つづいて、ソース、ド
レイン電極４，５上のシリコン酸化膜７の一部
をPEP工程により開孔した後、全面にMoSi2膜
をスパツタ法により堆積した。ひきつづき、通
常のPEP工程を経てレジストパターンをマスク
としてCF4，O2プラズマ中でソース電極４とシ
リコン層２1′の境界付近及びドレイン電極５と
シリコン層２1′の境界付近のMoSi2膜をエツチ
ングして、MoSi2からなるゲート電極８、同
MoSi2からなるソース、ドレイン電極４，５の
取出し基板９，１０を形成した後、レジストパ
ターンをマスクとして砒素をイオン注入し、約
800℃で活性化してシリコン層２1′に互に分離
されたn+型のソース、ドレイン領域１１，１
２を形成した（第５図図示）。この時MoSi2か
らなるソース電極４とn+型ソース電極４とn+
型ソース領域１１、及びMoSi2からなるドレイ
ン電極５とn+型ドレイン領域１２、がオーミ
ツクコンタクトされた。その後、厚さ8000Åの
CVD−SiO2膜１３を堆積し、PEP工程により
コンタクトホールを開孔し、Al蒸着、PEP工
程によるパターニングによりAl基板１４を形
成してSOSMOSFETを製造した（第６図図
示）。
しかして、本発明のSOSMOSFETは第６図に
示す如くサフアイヤ基板１上に互に分離された
n+型のソース、ドレイン領域１１，１２を有す
るシリコン層２1′を設け、かつ同シリコン層２
1′上にゲート酸化膜７１を介してMoSi2のゲート
電極８を形成し、更に前記シリコン層２1′と同一
平面上に前記ソース、ドレイン領域１１，１２と
オーミツク接続したMoSi2のソース、ドレイン電
極４，５を配設した構造となつている。また、同
サフアイヤ基板１上には周囲がシリコン酸化膜７
２で覆われその上のドレイン取出し配線１０に対
して絶縁されたMoSi2の配線６が設けられてい
る。したがつて、MoSi2からなる低抵抗（２Ω／
□以下）のソース、ドレイン電極４，５及び配線
６を有することから、高速動作化を達成できると
共に、これら電極４，５及び配線６が同一レベル
の第１層として基板１上に設けられているため容
易に多層配線化を実現できる。
示す如くサフアイヤ基板１上に互に分離された
n+型のソース、ドレイン領域１１，１２を有す
るシリコン層２1′を設け、かつ同シリコン層２
1′上にゲート酸化膜７１を介してMoSi2のゲート
電極８を形成し、更に前記シリコン層２1′と同一
平面上に前記ソース、ドレイン領域１１，１２と
オーミツク接続したMoSi2のソース、ドレイン電
極４，５を配設した構造となつている。また、同
サフアイヤ基板１上には周囲がシリコン酸化膜７
２で覆われその上のドレイン取出し配線１０に対
して絶縁されたMoSi2の配線６が設けられてい
る。したがつて、MoSi2からなる低抵抗（２Ω／
□以下）のソース、ドレイン電極４，５及び配線
６を有することから、高速動作化を達成できると
共に、これら電極４，５及び配線６が同一レベル
の第１層として基板１上に設けられているため容
易に多層配線化を実現できる。
一方、上述した方法によればシリコン層２1′の
ソース、ドレイン領域１１，１２に良好にオーミ
ツク接続したMoSi2からなるソース、ドレイン電
極４，５並びにMoSi2の配線６を極めて簡便に形
成できる。
ソース、ドレイン領域１１，１２に良好にオーミ
ツク接続したMoSi2からなるソース、ドレイン電
極４，５並びにMoSi2の配線６を極めて簡便に形
成できる。
なお、上記実施例においてはMoSi2のソース、
ドレイン電極、MoSi2の配線をSiO2膜パターンを
マスクとしたイオン注入法により形成したが、同
SiO2膜パターンを残置した状態で全面にMo膜を
被着しMo膜とシリコン層との直接反応によりソ
ース、ドレイン電極、及び配線を形成してもよ
い。
ドレイン電極、MoSi2の配線をSiO2膜パターンを
マスクとしたイオン注入法により形成したが、同
SiO2膜パターンを残置した状態で全面にMo膜を
被着しMo膜とシリコン層との直接反応によりソ
ース、ドレイン電極、及び配線を形成してもよ
い。
また、本発明に係る半導体装置は上記実施例の
如くソース、ドレイン電極及び配線をMoSi2で構
成するに場合に限らず、Ｗ，Ta，Ptなどの硅化
物で構成してもよい。
如くソース、ドレイン電極及び配線をMoSi2で構
成するに場合に限らず、Ｗ，Ta，Ptなどの硅化
物で構成してもよい。
以上詳述した如く、本発明によればソース、ド
レイン電極、及び配線を金属硅化物で形成すると
共に、これらの電極、配線をソース、ドレイン領
域を有するシリコン層と同一平面上に配置される
ように絶縁体上に設けることによつて、高速動作
化及び信頼性の高い多層配線化を達成し得る半導
体装置を提供できるものである。
レイン電極、及び配線を金属硅化物で形成すると
共に、これらの電極、配線をソース、ドレイン領
域を有するシリコン層と同一平面上に配置される
ように絶縁体上に設けることによつて、高速動作
化及び信頼性の高い多層配線化を達成し得る半導
体装置を提供できるものである。
第１図〜第６図は本発明の一実施例としての
SOSMOSFETを得るための製造工程を示す断面
図である。 １……サフアイヤ基板、２１，２1′，２２……
ｐ型シリコン層、４……MoSi2のソース電極、５
……MoSi2のドレイン電極、６……MoSi2の配
線、８……MoSi2のゲート電極、１１……n+型ソ
ース領域、１２……n+型ドレイン領域、１４…
…Al配線。
SOSMOSFETを得るための製造工程を示す断面
図である。 １……サフアイヤ基板、２１，２1′，２２……
ｐ型シリコン層、４……MoSi2のソース電極、５
……MoSi2のドレイン電極、６……MoSi2の配
線、８……MoSi2のゲート電極、１１……n+型ソ
ース領域、１２……n+型ドレイン領域、１４…
…Al配線。
Claims (1)
- １ 絶縁体上に互に分離されたソース、ドレイン
領域を有するシリコン層を設け、かつ該シリコン
層と同一平面となる絶縁体上に前記ソース、ドレ
イン領域と夫々一体的に接続された金属硅化物か
らなるソース、ドレイン電極を設けた構造の
MOSFETと、前記シリコン層と同一平面となる
絶縁体上に設けられた金属硅化物からなる配線と
を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55141713A JPS5766672A (en) | 1980-10-09 | 1980-10-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55141713A JPS5766672A (en) | 1980-10-09 | 1980-10-09 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5766672A JPS5766672A (en) | 1982-04-22 |
| JPS6160588B2 true JPS6160588B2 (ja) | 1986-12-22 |
Family
ID=15298461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55141713A Granted JPS5766672A (en) | 1980-10-09 | 1980-10-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5766672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190662U (ja) * | 1984-11-20 | 1986-06-12 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6279617A (ja) * | 1985-10-03 | 1987-04-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH01307270A (ja) * | 1988-06-06 | 1989-12-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型トランジスタ |
| JP2009186577A (ja) * | 2008-02-04 | 2009-08-20 | Oki Semiconductor Co Ltd | 光集積回路、光電子集積回路およびこれらの製造方法 |
-
1980
- 1980-10-09 JP JP55141713A patent/JPS5766672A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190662U (ja) * | 1984-11-20 | 1986-06-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5766672A (en) | 1982-04-22 |
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