JPS62171164A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS62171164A JPS62171164A JP1352986A JP1352986A JPS62171164A JP S62171164 A JPS62171164 A JP S62171164A JP 1352986 A JP1352986 A JP 1352986A JP 1352986 A JP1352986 A JP 1352986A JP S62171164 A JPS62171164 A JP S62171164A
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- Japan
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- layer
- gate electrode
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は電界効果トランジスタに関し、さらに詳細に
いえば、ｒｃ、ＬＳＩの構成要素であるトランジスタと
して特に好適ＩＩ−使用される電界効果トランジスタに
関する。
いえば、ｒｃ、ＬＳＩの構成要素であるトランジスタと
して特に好適ＩＩ−使用される電界効果トランジスタに
関する。
〈従来の技術〉
ＩＣ１ＬＳＩに用いられる電界効果トランジスタ（以下
、ＦＥＴと略称する）としては、金属−半導体接合型Ｆ
ＥＴ （以下、Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ と略称する
〕、金属−絶縁物一半導体接合型ＦＥＴ（以下、Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ と略称する）、およびｐｎ接合型
ＦＥＴ （以下、ＪＦＥＴ と略称する）が一般的に使
用されている。そして、例えばＪ、Ａ、Ｈｉｇｇｉｎｓ
。
、ＦＥＴと略称する）としては、金属−半導体接合型Ｆ
ＥＴ （以下、Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ と略称する
〕、金属−絶縁物一半導体接合型ＦＥＴ（以下、Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ と略称する）、およびｐｎ接合型
ＦＥＴ （以下、ＪＦＥＴ と略称する）が一般的に使
用されている。そして、例えばＪ、Ａ、Ｈｉｇｇｉｎｓ
。
ＩＥＥＥ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ−２５，
Ｎｏ、６（１９７８）５８７；Ｅ、Ｙａｍａｇｕｃｈｉ
、 Ｊ、Ｊ 、Ａ、Ｐ、２３（１） （１９８４）Ｌ
、４９；（、Ｙ、Ｃｈｅｎ、Ａｐｐｌ、Ｐｈｙｓ、Ｌｅ
ｔｔ、４Ｑ（５） （１９８２）４０１等において、こ
れらの電界効果トランジスタが詳細に説明されている。
Ｎｏ、６（１９７８）５８７；Ｅ、Ｙａｍａｇｕｃｈｉ
、 Ｊ、Ｊ 、Ａ、Ｐ、２３（１） （１９８４）Ｌ
、４９；（、Ｙ、Ｃｈｅｎ、Ａｐｐｌ、Ｐｈｙｓ、Ｌｅ
ｔｔ、４Ｑ（５） （１９８２）４０１等において、こ
れらの電界効果トランジスタが詳細に説明されている。
さらに詳細に説明すると、■従来のＭ Ｅ Ｓ Ｆ Ｅ
Ｔにおいては、例えば第４図に示す構成が採用されて
いる。このＭ Ｅ Ｓ Ｆ Ｅ Ｔは、半絶縁性基板（
１１１上にエピタキシャル成長により動作層Ｏ２が形成
され、動作層Ｑｚ上にソース電極馳、ドレイン電極（Ｉ
Ｃ）として用いられるオーミンク接合電極が形成されて
いるとともに、ゲート電極（Ｉ滲として用いられるショ
ットキ接合電極が形成されている。
Ｔにおいては、例えば第４図に示す構成が採用されて
いる。このＭ Ｅ Ｓ Ｆ Ｅ Ｔは、半絶縁性基板（
１１１上にエピタキシャル成長により動作層Ｏ２が形成
され、動作層Ｑｚ上にソース電極馳、ドレイン電極（Ｉ
Ｃ）として用いられるオーミンク接合電極が形成されて
いるとともに、ゲート電極（Ｉ滲として用いられるショ
ットキ接合電極が形成されている。
■また、従来のＭＩＳＦＥＴにおいては、第５図に示す
構成が採用されている。このＭＩＳＦＥＴは、半絶縁性
基板１２ｕ上にエピタキシャル成長に上り動作層（２′
ｌＪが形成さ、′８．、動作層の上にソース電極（５）
、ドレイン電極がとして用いられるオーミック接合電極
が形成されているとともに、絶縁物層のを介在させて、
ゲート電極０４）が形成されている。
構成が採用されている。このＭＩＳＦＥＴは、半絶縁性
基板１２ｕ上にエピタキシャル成長に上り動作層（２′
ｌＪが形成さ、′８．、動作層の上にソース電極（５）
、ドレイン電極がとして用いられるオーミック接合電極
が形成されているとともに、絶縁物層のを介在させて、
ゲート電極０４）が形成されている。
■さらに、従来のＪＦＥＴにおいては、第６図に示す構
成が採用されている。このＪＦＥＴは、半絶縁性基板Ｃ
３１）上にエピタキシャル成長によりｎ型半導体からな
る動作層■が形成され、動作層■の上にソース電極（至
）、ドレイン電極（至）として用いられるオーミック接
合電極が形成されているとともに、動作層■と同じ組成
のｐ＋半半導体層上介在させて、ゲート電極（至）が形
成されている。
成が採用されている。このＪＦＥＴは、半絶縁性基板Ｃ
３１）上にエピタキシャル成長によりｎ型半導体からな
る動作層■が形成され、動作層■の上にソース電極（至
）、ドレイン電極（至）として用いられるオーミック接
合電極が形成されているとともに、動作層■と同じ組成
のｐ＋半半導体層上介在させて、ゲート電極（至）が形
成されている。
〈発明が解決しようとする問題点〉
上記のＭＥＳＦＥＴにふ・いては、動作層Ｏ２とゲート
電極（１４）とをショットキ接合させる必要があるので
、動作層（１りとして使用可能な半導体材料の選択の余
地が著しく狭いという問題がある。
電極（１４）とをショットキ接合させる必要があるので
、動作層（１りとして使用可能な半導体材料の選択の余
地が著しく狭いという問題がある。
例えば、化合物半導体を用いて動作層を形成することを
考えた場合、実際に作製されているＭＥＳＦＥＴの動作
層（１２）はＧａＡｓで形成されているのが殆どであり
、高電界印加状態においてＧａＡｓよりも電子移動度が
高いＩｎＰを用いて動作層を形成した良好な特性のＭＥ
Ｓ Ｆ ＥＴは、ゲート電極金属として使用されるＡ
Ｉ、Ａｕ等との間でのショットキ接合の形成が困難であ
ることから、未だ実現されていない。
考えた場合、実際に作製されているＭＥＳＦＥＴの動作
層（１２）はＧａＡｓで形成されているのが殆どであり
、高電界印加状態においてＧａＡｓよりも電子移動度が
高いＩｎＰを用いて動作層を形成した良好な特性のＭＥ
Ｓ Ｆ ＥＴは、ゲート電極金属として使用されるＡ
Ｉ、Ａｕ等との間でのショットキ接合の形成が困難であ
ることから、未だ実現されていない。
また、上記のＭＩＳＦＥＴにおいては、ゲート電極はと
動作層■との間に、動作層■とは全く異質な結晶構造を
有する絶縁物層のを介在させた構成であるから、動作層
乃と絶縁物層のとの間に多くの準位が発生し、ＦＥＴ特
性を劣化させているという問題がある。
動作層■との間に、動作層■とは全く異質な結晶構造を
有する絶縁物層のを介在させた構成であるから、動作層
乃と絶縁物層のとの間に多くの準位が発生し、ＦＥＴ特
性を劣化させているという問題がある。
さらに、上記のＪＦＥＴにおいては、ｎ型半導体からな
る動作層■とゲート電極（至）との間にｐ型不純物をド
ーピングし、或は選択拡散することにより形成されたｐ
＋半半導体層上介在させた構成であるから、ｐ型不純物
が固相内拡数を行ない、動作層厚の制御性を悪くすると
いう問題がある。
る動作層■とゲート電極（至）との間にｐ型不純物をド
ーピングし、或は選択拡散することにより形成されたｐ
＋半半導体層上介在させた構成であるから、ｐ型不純物
が固相内拡数を行ない、動作層厚の制御性を悪くすると
いう問題がある。
さらには、作製プロセス上の観点からみると、絶縁物層
、またはｐ士卒導体層を形成する場合には、ソース電極
、ドレイン電極と動作層とのオーミック接合を形成する
ために、ソース電極、ドレイン電極と動作層との間に介
在する絶縁物層、ｐ＋＋導体層を選択的に除去する必要
があり、作製工程が複雑化するという問題がある。
、またはｐ士卒導体層を形成する場合には、ソース電極
、ドレイン電極と動作層とのオーミック接合を形成する
ために、ソース電極、ドレイン電極と動作層との間に介
在する絶縁物層、ｐ＋＋導体層を選択的に除去する必要
があり、作製工程が複雑化するという問題がある。
〈発明の目的〉
この発明は、上記の問題点に鑑みて成されたものであり
、作製工程を簡素化でき、しかも優れた特性を発揮でき
る電界効果トランジスタを提供することを目的としてい
る。
、作製工程を簡素化でき、しかも優れた特性を発揮でき
る電界効果トランジスタを提供することを目的としてい
る。
く問題点を解決するための手段〉
上記の目的を達成するための、この発明の電界効果トラ
ンジスタは、ＩｎＰ動作層と、ＧａＡｓ半導体層と、ジ
ョツキゲート電極とから構成されており、上記動作層は
、半絶縁性半導体基板上にエピタキシャル成長により形
成されたものであり、上記半導体層は、動作層上に、エ
ピタキシャル成長により、形成されたものであって、動
作層とは格子定数のみが異なり、結晶構造はともに閃亜
鉛鉱型の結晶構造を有するものであり、格子不整転位が
発生し始める臨界層厚以下の層厚に形成されている。
ンジスタは、ＩｎＰ動作層と、ＧａＡｓ半導体層と、ジ
ョツキゲート電極とから構成されており、上記動作層は
、半絶縁性半導体基板上にエピタキシャル成長により形
成されたものであり、上記半導体層は、動作層上に、エ
ピタキシャル成長により、形成されたものであって、動
作層とは格子定数のみが異なり、結晶構造はともに閃亜
鉛鉱型の結晶構造を有するものであり、格子不整転位が
発生し始める臨界層厚以下の層厚に形成されている。
く作用〉
上記の構成の電界効果トランジスタであれば、ＩｎＰ化
合物半導体を動作層として用いているにもかかわらず、
動作層上の超薄膜ＧａＡｓ化合物半導体層とゲート電極
との間で良好なショットキ接合を形成し、良好なＦＥＴ
特性を発揮することができる。
合物半導体を動作層として用いているにもかかわらず、
動作層上の超薄膜ＧａＡｓ化合物半導体層とゲート電極
との間で良好なショットキ接合を形成し、良好なＦＥＴ
特性を発揮することができる。
〈実施例〉
以下、実施例を、添付図面を用いて詳細に説明する。
第１図はこの発明の電界効果トランジスタの一実施例を
示す縦断面図であり、半絶縁性半導体基板（１）上に動
作層（２）を形成し、動作層（２）上に半導体層（３）
を形成し、さらに半導体層（３）上にショットキゲート
電極（４）を形成しているとともに、ショットキゲート
電極（４）から離隔させてソース電極（５）、およびド
レイン電極（６）を形成している。
示す縦断面図であり、半絶縁性半導体基板（１）上に動
作層（２）を形成し、動作層（２）上に半導体層（３）
を形成し、さらに半導体層（３）上にショットキゲート
電極（４）を形成しているとともに、ショットキゲート
電極（４）から離隔させてソース電極（５）、およびド
レイン電極（６）を形成している。
さらに詳細に説明すると、上記半絶縁性半導体基板（１
）は、ＩｎＰにＦｅをドープしたものであり、上記動作
層（２）は、Ｓｉをドープしてキャリア密度を約２Ｘ１
０１７ａｎ−３としたＩｎＰをエピタキシャル成長によ
り約０．２μｍの層厚に形成したものであり、上記半導
体層（３）は、ＧａＡｓをエピタキシャル成長により約
４０Ｘの層厚に形成したものであり、上記ショットキゲ
ート電極（４）は、Ａｎ金属で構成されたものであり、
上記ソース電極（５）、およびドレイン電極（６）は、
ＡｎＧｅＮｉ合金で構成されたものである。
）は、ＩｎＰにＦｅをドープしたものであり、上記動作
層（２）は、Ｓｉをドープしてキャリア密度を約２Ｘ１
０１７ａｎ−３としたＩｎＰをエピタキシャル成長によ
り約０．２μｍの層厚に形成したものであり、上記半導
体層（３）は、ＧａＡｓをエピタキシャル成長により約
４０Ｘの層厚に形成したものであり、上記ショットキゲ
ート電極（４）は、Ａｎ金属で構成されたものであり、
上記ソース電極（５）、およびドレイン電極（６）は、
ＡｎＧｅＮｉ合金で構成されたものである。
以上の構成とすることにより、ショットキゲート電極（
４）と動作層（２）との間の接合は、電流−電圧特性を
示す第２図に明らかなように、良好なショットキ特性を
示すショットキ接合となる。一方、第３図はＩｎＰ層の
上に直接Ａｌ金属を蒸着した場合の電流−電圧特性を示
したものであり、ショットキ特性を有していないことが
分かる。このことからも明らかなように、動作層（２）
としてのＩｎＰ層の上に直接Ａｌ金属を蒸着するのでは
なく、先ず半導体層（３）としてのＧａＡｓ層を形成し
、その上にショットキゲート電極（４）としてのＡｌ金
属を蒸着する構成とすることにより、ショットキ接合を
得ることができるのである。
４）と動作層（２）との間の接合は、電流−電圧特性を
示す第２図に明らかなように、良好なショットキ特性を
示すショットキ接合となる。一方、第３図はＩｎＰ層の
上に直接Ａｌ金属を蒸着した場合の電流−電圧特性を示
したものであり、ショットキ特性を有していないことが
分かる。このことからも明らかなように、動作層（２）
としてのＩｎＰ層の上に直接Ａｌ金属を蒸着するのでは
なく、先ず半導体層（３）としてのＧａＡｓ層を形成し
、その上にショットキゲート電極（４）としてのＡｌ金
属を蒸着する構成とすることにより、ショットキ接合を
得ることができるのである。
この点についてさらに詳細に説明すると、ＩｎＰ層とＧ
ａＡｓ層とは、ともに結晶構造が閃亜鉛鉱型であり、こ
の点だけをみても、ＭＩＳＦＥＴで問題とされている、
結晶構造が異なる絶縁物層と動作層との界面で発生する
準位の数と比較して有利であるが、これだけではなく、
ＩｎＰ層とＧａＡｓ層との格子不整が約−８，８％と太
きいにも拘わらず、ＧａＡｓ層が臨界層厚である約５０
〜６０Å以下であれば、格子不整に基く転位を導入する
ことなくＧａＡｓ層をエピタキシャル成長させることが
できた。
ａＡｓ層とは、ともに結晶構造が閃亜鉛鉱型であり、こ
の点だけをみても、ＭＩＳＦＥＴで問題とされている、
結晶構造が異なる絶縁物層と動作層との界面で発生する
準位の数と比較して有利であるが、これだけではなく、
ＩｎＰ層とＧａＡｓ層との格子不整が約−８，８％と太
きいにも拘わらず、ＧａＡｓ層が臨界層厚である約５０
〜６０Å以下であれば、格子不整に基く転位を導入する
ことなくＧａＡｓ層をエピタキシャル成長させることが
できた。
この結果、従来のＭＩＳＦＥＴと比較してゲート電極部
分における界面準位が著しく少ないＦＥＴを得ることが
できた。また、従来のＪＦＥＴにおい゛て問題となる、
ｐ型不純物の固相内拡数に起因する動作層厚の制御性の
困難さを解消することができた。
分における界面準位が著しく少ないＦＥＴを得ることが
できた。また、従来のＪＦＥＴにおい゛て問題となる、
ｐ型不純物の固相内拡数に起因する動作層厚の制御性の
困難さを解消することができた。
さらに、絶縁物層、ｐ＋半導体層を介在させてゲート電
極を形成し、ソース電極、ドレイン電極を形成する場合
に上記絶縁物層、ｐ＋半導体層を選択的に除去する従来
のＦＥＴと比較して、ＧａＡｓ層を除去させることなく
、ソース電極、ドレイン電極を動作層に対してオーミッ
ク接合させることができ、作製工程を簡素化することが
できた。
極を形成し、ソース電極、ドレイン電極を形成する場合
に上記絶縁物層、ｐ＋半導体層を選択的に除去する従来
のＦＥＴと比較して、ＧａＡｓ層を除去させることなく
、ソース電極、ドレイン電極を動作層に対してオーミッ
ク接合させることができ、作製工程を簡素化することが
できた。
なお、この発明は、上記の実施例に限定されるものでは
なく、例えば、半導体層をＧａＡｓ層とする代わりにＡ
ｌＡｓ層、ＧａＮ層、ＡｌＳｂ層、或はこれらの混晶等
、閃亜鉛鉱型の結晶構造を有するものとすることができ
、さらには、エピタキシャル成長法としても、分子線エ
ピタキシャル成長法、有機金属成長法、気相エピタキシ
ャル成長法、液相エピタキシャル成長法等、数ｉｏＸの
薄膜をエピタキシャル成長させ得るものであればよく、
その他この発明の要旨を変更しない範囲内において種々
の設計変更を施すことが可能である。また、ゲート電極
についても、Ａ召に限るものではなく、Ａｎ／Ｐｔ／Ｔ
ｉ などの８層構造やＷシリサイドなどを用いること
も可能である。
なく、例えば、半導体層をＧａＡｓ層とする代わりにＡ
ｌＡｓ層、ＧａＮ層、ＡｌＳｂ層、或はこれらの混晶等
、閃亜鉛鉱型の結晶構造を有するものとすることができ
、さらには、エピタキシャル成長法としても、分子線エ
ピタキシャル成長法、有機金属成長法、気相エピタキシ
ャル成長法、液相エピタキシャル成長法等、数ｉｏＸの
薄膜をエピタキシャル成長させ得るものであればよく、
その他この発明の要旨を変更しない範囲内において種々
の設計変更を施すことが可能である。また、ゲート電極
についても、Ａ召に限るものではなく、Ａｎ／Ｐｔ／Ｔ
ｉ などの８層構造やＷシリサイドなどを用いること
も可能である。
〈発明の効果〉
以上のようにこの発明によると、ＩｎＰ化合物半導体か
ら成る動作層を用いているにもかかわらず、界面準位の
少ない、金属−半導体接合によるショットキゲート電極
を形成することができ、さらには、不純物拡散の制御を
不要とし、作製工程を簡素化することができるという特
有の効果を奏する。
ら成る動作層を用いているにもかかわらず、界面準位の
少ない、金属−半導体接合によるショットキゲート電極
を形成することができ、さらには、不純物拡散の制御を
不要とし、作製工程を簡素化することができるという特
有の効果を奏する。
第１図は、本発明の電界効果トランジスターの一実施例
を示す縦断面図、 第２図は、ＩｎＰ層上にＧａＡｓ層を４０Ｘエピタキシ
ヤル成長させた後、Ａｌ金属を蒸着させた状態における
電流−電圧特性を示す図、 第３図は、ＩｎＰ層上に直接Ａｌ金属を蒸着させた状態
における電流−電圧特性を示す図、第４図は、従来のＭ
ＥＳＦＥＴを示す縦断面図、第５図は、従来のＭＩＳＦ
ＥＴを示す縦断面図、第６図は、従来のＪＦＥＴを示す
縦断面図。 １．１１，２１．３１・・・・・・・・・半絶縁性半導
体装置２．１２，２２．３２・・曲・・動作層３・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・化合物半導体層４．１４，
２４．３４・・・・・・・・・ゲート電極５．１５，２
５．３５・・・・・・・・・ソース電極６．１６，２６
．３６・・・・・・・・・ドレイン電極２３・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・絶縁物層３３・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・ｐ＋半導体層第４図 第５図 第６図
を示す縦断面図、 第２図は、ＩｎＰ層上にＧａＡｓ層を４０Ｘエピタキシ
ヤル成長させた後、Ａｌ金属を蒸着させた状態における
電流−電圧特性を示す図、 第３図は、ＩｎＰ層上に直接Ａｌ金属を蒸着させた状態
における電流−電圧特性を示す図、第４図は、従来のＭ
ＥＳＦＥＴを示す縦断面図、第５図は、従来のＭＩＳＦ
ＥＴを示す縦断面図、第６図は、従来のＪＦＥＴを示す
縦断面図。 １．１１，２１．３１・・・・・・・・・半絶縁性半導
体装置２．１２，２２．３２・・曲・・動作層３・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・化合物半導体層４．１４，
２４．３４・・・・・・・・・ゲート電極５．１５，２
５．３５・・・・・・・・・ソース電極６．１６，２６
．３６・・・・・・・・・ドレイン電極２３・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・絶縁物層３３・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・ｐ＋半導体層第４図 第５図 第６図
Claims (1)
- 半絶縁性半導体基板上に、エピタキシャル成長により、
ＩｎＰ化合物半導体から成る動作層を形成し、動作層上
に、エピタキシャル成長により、ＧａＡｓ化合物半導体
層を、格子不整転位が発生し始める臨界層厚以下の層厚
に形成し、ＧａＡｓ化合物半導体層上にショットキゲー
ト電極を形成したことを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013529A JPH0793323B2 (ja) | 1986-01-23 | 1986-01-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013529A JPH0793323B2 (ja) | 1986-01-23 | 1986-01-23 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171164A true JPS62171164A (ja) | 1987-07-28 |
| JPH0793323B2 JPH0793323B2 (ja) | 1995-10-09 |
Family
ID=11835683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61013529A Expired - Lifetime JPH0793323B2 (ja) | 1986-01-23 | 1986-01-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793323B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262467A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | 電界効果トランジスタ |
| JPS62268165A (ja) * | 1986-05-15 | 1987-11-20 | Nec Corp | 電界効果トランジスタ |
| JPH01143267A (ja) * | 1987-11-30 | 1989-06-05 | Nec Corp | 半導体トランジスタ |
| US7508015B2 (en) | 2004-02-27 | 2009-03-24 | Kabushiki Kaisha Toshiba | Semiconductor device using a nitride semiconductor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582469A (en) * | 1978-12-14 | 1980-06-21 | Sony Corp | Preparation of semiconductor device |
| JPS59231872A (ja) * | 1983-06-14 | 1984-12-26 | Seiko Epson Corp | 半導体装置 |
-
1986
- 1986-01-23 JP JP61013529A patent/JPH0793323B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5582469A (en) * | 1978-12-14 | 1980-06-21 | Sony Corp | Preparation of semiconductor device |
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Cited By (4)
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| JPS62262467A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | 電界効果トランジスタ |
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| US7508015B2 (en) | 2004-02-27 | 2009-03-24 | Kabushiki Kaisha Toshiba | Semiconductor device using a nitride semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793323B2 (ja) | 1995-10-09 |
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