JPS6217251B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は複数局のデータをデイジタル信号処理
装置に出力するときの非同期処理装置に関するも
のである。

従来、ｎ局のデータをデイジタル信号に出力す
るには、以下の方法がある。

第１図において、１０はデイジタル信号発生源
（以下DSGと略称する）で、データをデイジタル
信号処理装置（以下DSRと略称する）２に出力
するものである。各DSG１１〜１ｎも同様に
DSR２にデータを出力する。このようなものに
おいて、各DSG１０〜１ｎの動作速度（BPS）が
異なり、DSR２にデータを出力するのに、動作
速度の速いDSGが待ち状態となり、時間を無駄
にする。いわゆる同期処理方式である。この同期
処理方式は、当然処理速度が遅くなるとともに、
各DSG１０〜１ｎがDSR２からのセレクト信号
を入力した後に、データを送出する機能を持たね
ばならない。そこで第２図に示す方法が考えられ
た。

第２図において、３１〜３ｎは、夫々ラツチ回
路で各DSG１０〜１ｎからのタイミングでデー
タをラツチして記憶する。DSR２は必要に応じ
て各ラツチ回路３１〜３ｎを選択し、選択したラ
ツチ回路よりデータを入力する。しかし、この方
法もｎ個の独立したメモリを必要とするととも
に、各DSG１０〜１ｎとDSR２が非同期で動作
するためにデータ書き込みと読み出しが重複した
ときに、データの取りこぼしが発生する等の欠点
があつた。

本発明は、上記事情に鑑みなされたもので、そ
の目的とするところは、複数のDSGからDSRに
データを出力する場合に、データの取りこぼしが
なく、しかもDSRの所望するデータを早く転送
する非同期処理装置を提供しようというものであ
る。

以下、本発明を第３図〜第５図に基いて詳述す
る。

第３図において、第１図と同一符号のものは、
同一符号もしくは相当部分を示す。

同図において、４は非同期処理装置で、データ
セレクタ４１、記憶回路４２、ラツチ回路４３、
アドレスゲート４４、制御回路４５、クロツクカ
ウンタ４６から構成される。データセレクタ４１
は、クロツクカウンタ４６からのスキヤナアドレ
ス信号に基づいて、各DSG１０〜１ｎから時分
割にデータを入力し、データを記憶回路４２に出
力する。記憶回路４２は各DSG１０〜１ｎから
のデータが記憶され、これらの各データは、アド
レスゲート４４から入力するアドレス信号に基い
たデータがラツチ回路４３にラツチされ、そのデ
ータはDSR２に出力する。アドレスゲート４４
は、クロツクカウンタ４６よりスキヤナアドレス
を入力するとともに、DSR２よりフレームアド
レス信号を入力し、制御回路４５からのコントロ
ール信号により、両アドレス信号の一方を記憶回
路４２に出力する。制御回路４５は、クロツクカ
ウンタ４６から、スキヤナカウンタ信号（以下
SSCと略称する）０を入力し、DSR２からのフレ
ームアドレス信号の更新があつた場合、アドレス
ゲート４４にコントロール信号を出力して、アド
レスゲート４４がフレームアドレス信号を選択す
るようにし、この時、記憶回路４２に読み込み信
号Ｒを出力するとともに、ラツチ回路４３に
TMLATCH信号を出力してデータをラツチ回路
４３にラツチさせる。フレームアドレスの更新が
ない時は、コントロール信号は出力されず、アド
レスゲート４４は、スキヤナアドレス信号を記憶
回路４２に出力するとともに、制御回路４５は、
書き込み信号Ｗを記憶回路４２に出力する。クロ
ツクカウンタ４６は、基準クロツクを分周した
SC０を制御回路４５に出力するとともに、デー
タセレクタ４１とアドレスゲート４４にスキヤナ
アドレス信号を出力する。このスキヤナアドレス
信号は、後述の第４図ホに示すようにTM１毎に
更新され、ｎ番目の局のスキヤナアドレス信号が
出力すると１番目の局のスキヤナアドレス信号に
戻してサイクリツクに出力する。

DSR２は各DSG１０〜１ｎからのデータを必
要とするとき、その必要とするデータのフレーム
アドレス信号を、アドレスゲート４４と制御回路
４５とに出力し、ラツチ回路４３からデータを入
力する。

第４図は本処理装置のタイミングを示したグラ
フ図である。同図において、イはSC０でクロツ
クカウンタ４６から制御回路４５に出力される信
号。ロ，ハは夫々SC１，SC２で制御回路４５で
SC０を基に作られる。ニはフレームアドレス信
号。ホはスキヤナアドレス信号。ヘはアドレスゲ
ート４４から出力されるアドレス信号。ト，チ，
リ，ヌは夫々TM１，TM２，TM３，TM４で制
御回路４５により、SC１，SC２より４つのステ
ートが作られる。この４つのステートはSC０の
タイミングで信号が作られ、こらが夫々TM１，
TM２，TM３，TM４となる。ルはコントロール
信号で、制御回路４５からアドレスゲート４４に
出力される信号。オはTMLATCH信号で制御回
路４５からラツチ回路４３に出力する信号であ
る。

以上のように構成されたものにおいて、次に動
作を説明する。

今、データセレクタ４１はクロツケカウンタ４
６からバス１０５を通して入力するスキヤナアド
レス信号に基づいて、各DSG１０〜１ｎから時
分割にデータを入力し、バス１００を通して記憶
回路４２に出力している。このとき、制御回路４
５は第４図ヌに示すようにTM４のタイミングで
書き込み信号Ｗを信号線２０１を通して記憶回路
４２に出力し、アドレスゲート４４は、スキヤナ
アドレス信号をバス１０３を通して記憶回路４２
に出力する。すると記憶回路４２はスキヤナアド
レス信号が指し示すアドレスにデータを記憶す
る。そして第４図ホに示すように、スキヤナアド
レス信号はトに示すTM１のタイミングで更新さ
れ、同様にして記憶回路４２には、各DSG１０
〜１ｎの各データが記憶される。

このとき、DSR２は必要とするデータのフレ
ームアドレス信号をバス１０４を通してアドレス
ゲート及び制御回路４５に出力する。制御回路４
５は、第４図ニに示すように、フレームアドレス
信号が変化したのを検知するとハに示すSC２の
立下がりでコントロール信号を信号線２０３を通
してアドレスゲート４４に出力する。このコント
ロール信号はSC２の立上がり信号が出されるま
で継続出力をする。アドレスゲート４４は、コン
トロール信号が出力されているので、フレームア
ドレス信号を記憶回路４２に出力する。そして制
御回路４５は、TM１のタイミングで信号線２０
１を通して読み込み信号Ｒを記憶回路４２に出力
し、第４図オに示すようにラツチ信号
TMLATCHを信号線２０２を通してラツチ回路
４３に出力する。すると記憶回路４２に記憶して
いるデータをラツチして、バス１０２を通して
DSR２に出力する。コントロール信号をOFFに
するとアドレスゲート４４は、スキヤナアドレス
信号をバス１０３を通して記憶回路４２に出力
し、各DSG１０〜１ｎからのデータを記憶回路
４２の書き込む。このようにすることにより、ｎ
局のデータはDSR２に転送される。すなわち、
１つのスキヤナアドレス信号に対する４ステート
のうちフレームアドレス更新時には前半の２ステ
ートを読み出し用に開放し、その他の場合は書き
込み用にすることにより行なうものである。

次に第５図に他の実施例を示す。

本実施例は、１局の複数のデータをｎ局に転送
する場合で、パラレル−パラレルの非同期処理に
は必要ないが、データデイストリビユータの中に
パラレル−シリアル変換（以下Ｐ／Ｓと略称す
る）が含まれる場合には必要となる。

第５図において、第３図と同一符号のものは、
同一名称もしくは相当部分を示す。同図において
１はDSGでｎ局分のデータ出力源である。４７
は第２の記憶回路で、第１のラツチ回路４３より
データを入力し、第２のラツチ回路４８に出力す
る。この記憶回路４７の役目は高速タイムシエア
リング処理の為には、１局分のＰ／Ｓを終えるま
で、スキヤンを止めるわけにいかない。すなわ
ち、スキヤニングの方がＰ／Ｓのビツトカウント
より高速であるため、１局分のパラレルデータを
Ｐ／Ｓで送出し終るまではそのパラレルデータを
保持しておかねばならない。よつてこの役目を司
どるのが記憶回路４７である。４９はデータデイ
ストリビユータでラツチ回路４８からデータを入
力しシリアル信号に変換して各ラツチ回路５０〜
５ｎを介して各DSR６０〜６ｎに出力する。ク
ロツクカウンタ４６はアドレスゲート４４、記憶
回路４７及びデータデイトリビユータ４９にスキ
ヤナアドレス信号を出力する。

以上のように構成されたものにおいて、次に動
作を説明する。

今、アドレスゲート４４にDSG１からバス１
１１を通してフレームアドレス信号を入力し、ク
ロツクカウンタ４６よりバス１１４を通してスキ
ヤナアドレス信号が入力している。このとき、制
御回路４５からのコントロール信号が信号線２１
５を通してアドレスゲート４４に出力すると、ア
ドレスゲート４４はフレーム信号をバス１１３を
通して第１の記憶回路４２に出力する。と同時
に、制御回路４５から書き込み信号Ｗを信号線２
１１を通して記憶回路４２に出力する。すると
DSG１からのデータはフレームアドレス信号に
基いて記憶回路４２に記憶される。そして制御回
路４５は、コントロール信号をOFFにするとア
ドレスゲート４４からスキヤナアドレス信号をバ
ス１１３を通して記憶回路４２に出力する。この
とき、制御回路４５から読み込み信号Ｒを信号線
２１１を通して記憶回路４２に出力するととも
に、書き込み信号Ｗを信号線２１３を通して記憶
回路４７に出力し、また、ラツチ信号LTM１を
信号線２１２を通してラツチ回路４３に出力す
る。するとスキヤナアドレス信号に基いてデータ
を記憶回路４２よりラツチ回路４３にラツチし、
バス１１２を通して記憶回路４７にデータを記憶
する。そして制御回路４５から読み込み信号Ｒが
信号線２１３を通して記憶回路４７と、データデ
イストリビユータ４９に夫々出力し、ラツチ信号
LTM２を信号線２１４を通してラツチ回路４８
に出力するとスキヤナアドレス信号に基いて記憶
回路４７に記憶しているデータをラツチ回路４８
にラツチしデータデイストリビユータ４９に入力
する。そしてデータデイストリビユータ４９で
Ｐ／Ｓが行なわれ各ラツチ回路５０〜５１を介し
て各DSR６０〜６ｎに出力する。

以上のように本発明はクロツクカウンタ４６か
らのスキヤナカウンタにより４つのステートを作
り、このステートを基に非同期のデータを処理す
るもので、信号の受け渡しの待ち時間が不要とな
り処理速度を向上させるとともに、読み書きのタ
イミングの重複によるデータの取りこぼしを防止
し、高速なタイムシエアリングシムテムに適用で
きる。そしてこの装置だけで非同期処理が行なえ
るために、データ発生側、受信側にスキヤニング
に関する同期回路が不要となるなど、機能が単純
化される。また従来の信号発生側、受信側の機能
変更無しにシステムが組み上げられる等の優れた
利点を有するものである。

【図面の簡単な説明】

第１図は従来の同期式によるデータ処理方式、
第２図は従来の非同期式によるデータ処理方式、
第３図は本発明の一実施例を示した構成図、第４
図は本発明を説明するためのタイミングチヤート
図、第５図は本発明の他の実施例を示した構成図
である。 １，１０〜１ｎはDSG、２，６０〜６ｎは
DDSR、４は非同期処理装置、４１はデータセレ
クタ、４２，４７は記憶回路、４３，４８，５０
〜５ｎはラツチ回路、４４はアドレスゲート、４
４５は制御回路、４６はクロツクカウンタ。

Claims (1)

1. 【特許請求の範囲】 １ 複数のデイジタル信号発生源からデータを非
   同期にデイジタル信号処理装置に出力するものに
   おいて、スキヤナアドレス信号をデータセレクタ
   とアドレスゲートに出力するとともにスキヤナカ
   ウンタ信号を制御回路に出力するクロツクカウン
   タと、前記デイジタル信号発生源のデータをデー
   タセレクタを介して記憶する記憶回路と、スキヤ
   ナカウンタ信号を書き込みと読み出しの２ステー
   トに分割することによりコントロール信号をアド
   レスゲートに出力するとともに、ラツチ信号をラ
   ツチ回路に出力する制御回路と、スキヤナアドレ
   ス信号と前記デイジタル信号処理装置からのフレ
   ームアドレス信号とを入力し、コントロール信号
   により両信号のいずれか一方のアドレス信号を記
   憶回路に出力するアドレスゲートと、ラツチ信号
   により記憶回路からのデータをラツチし前記デイ
   ジタル信号処理装置に出力するラツチ回路とを備
   えたことを特徴とする非同期処理装置。 ２ 複数のデータを出力デイジタル信号発生源か
   らデータを非同期に複数のデイジタル信号処理装
   置に出力するものにおいて、スキヤナアドレス信
   号を、アドレスゲート、第２の記憶回路、データ
   デイストリビユータとに出力するとともに、スキ
   ヤナカウンタ信号を制御回路に出力するクロツク
   カウンタと、スキヤナカウンタ信号を書き込みと
   読み出しの２ステートに分割することによりコン
   トロール信号をアドレスゲートに出力するととも
   に、ラツチ信号を第１のラツチ回路、第２のラツ
   チ回路とに出力する制御回路と、スキヤナアドレ
   ス信号と前記デイジタル信号発生源からのフレー
   ムアドレス信号とを入力し、コントロール信号に
   より両信号のいずれか一方のアドレス信号を第１
   の記憶回路に出力するアドレスゲートと、フレー
   ムアドレス信号に基いて前記デイジタル信号発生
   源のデータを記憶する第１の記憶回路と、この第
   １の回路からラツチしたデータを記憶する第２の
   記憶回路と、この第２の記憶回路からラツチした
   データを入力しパラレル−シリアル変換をし、ラ
   ツチ回路を介して前記デイジタル信号処理装置に
   出力するデータデイストリビユータとを備えたこ
   とを特徴とする非同期処理装置。