JPS62178117A - 母線保護継電装置 - Google Patents
母線保護継電装置Info
- Publication number
- JPS62178117A JPS62178117A JP61020612A JP2061286A JPS62178117A JP S62178117 A JPS62178117 A JP S62178117A JP 61020612 A JP61020612 A JP 61020612A JP 2061286 A JP2061286 A JP 2061286A JP S62178117 A JPS62178117 A JP S62178117A
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- JP
- Japan
- Prior art keywords
- data
- bus
- word
- bits
- protection relay
- Prior art date
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- Granted
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- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、断路器切換状態により演算範囲の変化する複
母線の保護を行なう母線保護継電装置に関するものであ
る。
母線の保護を行なう母線保護継電装置に関するものであ
る。
複母線を保護する場合各号線毎に保護するのが、事故範
囲停止範囲の極限化の上から通例である。
囲停止範囲の極限化の上から通例である。
ところがＣＴ（［流変成器）は１フイーダー（送電線な
ど）当り１組であるのが普通で断路器の切換状聾により
当該フィーダーがどちらの母線（一般に甲母線、乙母線
と称する）に接綺されているかを知り、甲、乙別々に保
護しなければならない。
ど）当り１組であるのが普通で断路器の切換状聾により
当該フィーダーがどちらの母線（一般に甲母線、乙母線
と称する）に接綺されているかを知り、甲、乙別々に保
護しなければならない。
この方法としてデジタル保護装置では特開昭６０−５７
３３ 号公報に示されているものがあった０第３図はそ
の概要を示すものである。
３３ 号公報に示されているものがあった０第３図はそ
の概要を示すものである。
図において（１）はアナログ／デジタル変換器（以後Ｎ
巾と称す）（２）は断路器（ＬＳと称す）状態を受ける
バッファ、（３）はデジタル入力部ＣＤＩと称す） 、
（４）はデータ記憶部（メモリと称す） 、（５１はデ
ジタル演算処理部（ＣＰＵと称す）である。
巾と称す）（２）は断路器（ＬＳと称す）状態を受ける
バッファ、（３）はデジタル入力部ＣＤＩと称す） 、
（４）はデータ記憶部（メモリと称す） 、（５１はデ
ジタル演算処理部（ＣＰＵと称す）である。
次に動作について説明する。電流情報は各ＣＴよりＡ／
Ｄ ｏ＋ ヲ３ｍ Ｌ／ ｉ モｌ （４）ｓｒ記憶さ
ｔ’ｌ。又、ＬＳ状態はバ、ソファ２を通しＤ／Ｉ （
３１よりメモリ（４）に記憶される。そこで、ＣＰＵ
（５）はメモリ（４）の各電流情報を読み出す都度、メ
モリ（４）の当該フィーダーのＬＳ状態を読み出し各電
流情報が甲母線のものか。
Ｄ ｏ＋ ヲ３ｍ Ｌ／ ｉ モｌ （４）ｓｒ記憶さ
ｔ’ｌ。又、ＬＳ状態はバ、ソファ２を通しＤ／Ｉ （
３１よりメモリ（４）に記憶される。そこで、ＣＰＵ
（５）はメモリ（４）の各電流情報を読み出す都度、メ
モリ（４）の当該フィーダーのＬＳ状態を読み出し各電
流情報が甲母線のものか。
乙母線のものかを判断し、甲母線用差動演算、抑制演算
又は、乙母線用差動演算、抑制演算を行なうことになる
。
又は、乙母線用差動演算、抑制演算を行なうことになる
。
ＣＰＵ （５）は逐次演算を行なっているので、上記の
ような、各１流情報をその都度、甲、乙に振り分は判断
しながら演算を行なうことは処理時間上多大なステップ
を要することになり、又、データ加工、メモリエリアも
大きくなる等の間鴨点があった。
ような、各１流情報をその都度、甲、乙に振り分は判断
しながら演算を行なうことは処理時間上多大なステップ
を要することになり、又、データ加工、メモリエリアも
大きくなる等の間鴨点があった。
本発明は上記のような問題点を解消するためになされた
もので、電流情報データ内又は隣接するデータにＬＳ状
態を挿入することにより、データの甲、乙振り分けをＣ
ＰＵの判断によらず行なえるようにし、処理時間を高速
化、メモリエリアの最適化を計った母線保護装置を得る
ことを目的とする。
もので、電流情報データ内又は隣接するデータにＬＳ状
態を挿入することにより、データの甲、乙振り分けをＣ
ＰＵの判断によらず行なえるようにし、処理時間を高速
化、メモリエリアの最適化を計った母線保護装置を得る
ことを目的とする。
本発明に係る母線保護継電装置りは、電流情報データと
ＬＳ状態データを有機的に結びつけることにより、受信
側での論理レベルでのデータ転送手段を可能としたもの
である。
ＬＳ状態データを有機的に結びつけることにより、受信
側での論理レベルでのデータ転送手段を可能としたもの
である。
本発明における電流情報データの甲、乙振り分けは、同
一データワード内の特定ビット群のモード選択によるメ
モリへの転送区分振り分けによりなされる。
一データワード内の特定ビット群のモード選択によるメ
モリへの転送区分振り分けによりなされる。
以下、本発明の一実施例を図について説明する。
第１図Ｃでおいて６！１）は入カドランス、■はい、轍
はＬＳ信号受はバッファ（ハ）はＤＩ、（社）はデータ
変換装置（息下ＭＯＤと称す）、（至）は伝送路、鰭は
データ逆変換装置（以下ＤＥＭと称す）、（至）はＤＥ
Ｍ ＠のデータ出力ポート、翰はデータ出力ポートの特
定ビット群の一致、不一致を判定するビットモード検出
回路、（ｌはデータ出力ポート翰からのデータを収納す
るメモリ、本メモリはビットモード検出回路によりデー
タ出力ポートからのデータを収納するアドレスが区分さ
れる。ＧＤはメモリωのデータを用いて演算を行なうＣ
ＰＵである。
はＬＳ信号受はバッファ（ハ）はＤＩ、（社）はデータ
変換装置（息下ＭＯＤと称す）、（至）は伝送路、鰭は
データ逆変換装置（以下ＤＥＭと称す）、（至）はＤＥ
Ｍ ＠のデータ出力ポート、翰はデータ出力ポートの特
定ビット群の一致、不一致を判定するビットモード検出
回路、（ｌはデータ出力ポート翰からのデータを収納す
るメモリ、本メモリはビットモード検出回路によりデー
タ出力ポートからのデータを収納するアドレスが区分さ
れる。ＧＤはメモリωのデータを用いて演算を行なうＣ
ＰＵである。
又、第２図は伝送データのビット割付けを示す図で、Ｌ
Ｓ切替状態を示すビット群の収納位置を示している。
Ｓ切替状態を示すビット群の収納位置を示している。
次に動作について説明する。電流情報は各ＣＴから入カ
ドランス２１）に印加され、！ＶＤのにより、デジタル
化されるとともにＭＯＤ（至）により伝送信号となりＤ
ＥＭ ＠により元のデータにもどり、データ出力ポート
＠に一時収納された後メモリωに記憶され、ＣＰＵ ０
１）の演算用データとなるが、Ａ／Ｄ変換データは現在
主流は１２ビツト（サインビット１＋１１ビツト）のデ
ータであり、又、伝送路、或いはＣＰＵの扱うデータ巾
は８ビツトの倍数即ち１６ビツトが普通であり差引き４
ビツトの空があることになる。ＬＳ状態信号もＬＳバッ
ファ（ハ）、ＤＩ（２４を通りＭＯＤ（ハ）により他の
データと同様伝送路（至）を通りＤＥＭ ｆｉ及び出力
ポート（支）を経由してメモリ■に収納されるのが普ｊ
ｍである。Ａ／Ｄ ｅ１２によるデジタル化のタイミン
グは各ＣＴからの情報の同時性が必要なこと、Ａ／Ｄす
るのに一定時間が必要なことから、時間的制約が大きい
がＬＳ状態信号はＬＳ接点とＬＳパレットの同時性さえ
も期待できないため、時間的制約はそれほど大きくない
。従って上記めデータの空きビットにＬＳ状態信号を重
畳させることはハードウェア（）（／Ｗ ）的にはそれ
ほどむずかしいことではない。上記のようにルΦ変換デ
ータワード中にＬＳ状聾信号を重畳させ、伝送データ受
は側のＤＥＭ ＠により元のデータにもどした時、デー
タはデータ出力ポート（至）に１時収納されるが、この
時１、特定ビット（図では上位４ビツト）の検定をピッ
トモード検出回路翰により行ない、ビットモード検出回
路員によりメモリ（至）の上位アドレスの指定を行なう
。メモリ（至）の下位アドレスはもちろん別のワード検
定回路又は順序回路（図示せず）により指定され、各デ
ータは順次所定の場所に収納される。この時、メモリ■
内における各ＣＴからの〜Φデータは既にＬＳ状態信号
により収納位置が分類されているため、ＣＰＵＣ３１）
はＬＳ状態信号を読み取り分類する必要はなく、すぐに
リレー演算を行なうことになる。
ドランス２１）に印加され、！ＶＤのにより、デジタル
化されるとともにＭＯＤ（至）により伝送信号となりＤ
ＥＭ ＠により元のデータにもどり、データ出力ポート
＠に一時収納された後メモリωに記憶され、ＣＰＵ ０
１）の演算用データとなるが、Ａ／Ｄ変換データは現在
主流は１２ビツト（サインビット１＋１１ビツト）のデ
ータであり、又、伝送路、或いはＣＰＵの扱うデータ巾
は８ビツトの倍数即ち１６ビツトが普通であり差引き４
ビツトの空があることになる。ＬＳ状態信号もＬＳバッ
ファ（ハ）、ＤＩ（２４を通りＭＯＤ（ハ）により他の
データと同様伝送路（至）を通りＤＥＭ ｆｉ及び出力
ポート（支）を経由してメモリ■に収納されるのが普ｊ
ｍである。Ａ／Ｄ ｅ１２によるデジタル化のタイミン
グは各ＣＴからの情報の同時性が必要なこと、Ａ／Ｄす
るのに一定時間が必要なことから、時間的制約が大きい
がＬＳ状態信号はＬＳ接点とＬＳパレットの同時性さえ
も期待できないため、時間的制約はそれほど大きくない
。従って上記めデータの空きビットにＬＳ状態信号を重
畳させることはハードウェア（）（／Ｗ ）的にはそれ
ほどむずかしいことではない。上記のようにルΦ変換デ
ータワード中にＬＳ状聾信号を重畳させ、伝送データ受
は側のＤＥＭ ＠により元のデータにもどした時、デー
タはデータ出力ポート（至）に１時収納されるが、この
時１、特定ビット（図では上位４ビツト）の検定をピッ
トモード検出回路翰により行ない、ビットモード検出回
路員によりメモリ（至）の上位アドレスの指定を行なう
。メモリ（至）の下位アドレスはもちろん別のワード検
定回路又は順序回路（図示せず）により指定され、各デ
ータは順次所定の場所に収納される。この時、メモリ■
内における各ＣＴからの〜Φデータは既にＬＳ状態信号
により収納位置が分類されているため、ＣＰＵＣ３１）
はＬＳ状態信号を読み取り分類する必要はなく、すぐに
リレー演算を行なうことになる。
尚本実施例では、ＬＳ状態信号として４ビツトのビット
群を示したが、最低１ビット以上のビット情報で６かま
わない。
群を示したが、最低１ビット以上のビット情報で６かま
わない。
又、上記実施例では、同一ワード内にＬＳ状態信号を重
畳させる方法について述べたが、データ出力ポートク暑
が長く数ワード分を収納できる形とすれば、ＬＳ状態信
号はめデータワードの誘接するワードに収納されていて
も上記実施例と同様の効果を奏する。
畳させる方法について述べたが、データ出力ポートク暑
が長く数ワード分を収納できる形とすれば、ＬＳ状態信
号はめデータワードの誘接するワードに収納されていて
も上記実施例と同様の効果を奏する。
以上、本発明によればＬＳ状態信号を〜Φデータワード
内の特定位置に重畳するようにし、受信側で特定位置の
ＬＳ状態信号のビットモード検出回路によりφ的にＡ／
Ｄデータワードのメモリ収納区分を分けたので、装置が
安価にでき、また、ＣＰＵの負坦が減り高速洲算が可能
な母線保護継電装置が得られる効果がある。
内の特定位置に重畳するようにし、受信側で特定位置の
ＬＳ状態信号のビットモード検出回路によりφ的にＡ／
Ｄデータワードのメモリ収納区分を分けたので、装置が
安価にでき、また、ＣＰＵの負坦が減り高速洲算が可能
な母線保護継電装置が得られる効果がある。
第１図は本発明の一実施例による母線保護継電装置のブ
ロック図、第２図はＮ勺データ構成例を示す図、第３図
は従来の母線保護継電装置を示すブロック図である。 図において（１］、の、・・・い、（２１、（Ｊ・ Ｌ
Ｓ信号受はバッファ、（３）、（ハ）・・・ＤＩ％（イ
）・・・ＮｌｏＤ％（支）・・・ＤＥＭ％ＯＩビットモ
ード検出回路、（４１、■・・・メモリ、（５）、ａｒ
ｒ ・ＣＰＵ。 なお図中、同一符号は同一、又は（１当部分を示す。
ロック図、第２図はＮ勺データ構成例を示す図、第３図
は従来の母線保護継電装置を示すブロック図である。 図において（１］、の、・・・い、（２１、（Ｊ・ Ｌ
Ｓ信号受はバッファ、（３）、（ハ）・・・ＤＩ％（イ
）・・・ＮｌｏＤ％（支）・・・ＤＥＭ％ＯＩビットモ
ード検出回路、（４１、■・・・メモリ、（５）、ａｒ
ｒ ・ＣＰＵ。 なお図中、同一符号は同一、又は（１当部分を示す。
Claims (1)
- 【特許請求の範囲】 １、複数の断路器の切換え操作に従って運用される複母
線を保護する母線保護継電装置において、前記母線に接
続される全ての端子の電流に対応するデジタルデータを
得るアナログ／デジタル変換器、前記アナログ／デジタ
ル変換器のデータを伝送する伝送路、前記伝送路からの
データを記憶する記憶部、及び前記記憶部のデジタルデ
ータに基ずきデジタル演算を行なうデジタル演算処理部
を備え、上記断路器の切換状態を上記アナログ／デジタ
ル変換器のデータを伝送する１伝送単位（ワード）中に
１ビット以上の情報として挿入したことを特徴とする母
線保護継電装置。 ２、伝送路からのデータを記憶する記憶部は複母線の構
成母線数（一般に２）以上の区分に分かれており、伝送
路からのデータのワード中の特定ビット群（１ビット以
上）のビットモードによりデータを上記区分毎に転送す
る転送選択回路を備えたことを特徴とする特許請求の範
囲第１項記載の母線保護継電装置。 ３、断路器の切換状態を、アナログ／デジタル変換器の
データを伝送するワードの隣接ワードに１ビット以上の
情報として挿入したことを特徴とする特許請求の範囲第
１項記載の母線保護継電装置。 ４、伝送路からのデータを記憶する記憶部は複母線の構
成母線数（一般に２）以上の区分に分かれており、伝送
路からのデータの特定ワードの情報により至近のデータ
を上記区分毎に転送する転送選択回路を備えたことを特
徴とする特許請求の範囲第３項記載の母線保護継電装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61020612A JPS62178117A (ja) | 1986-01-30 | 1986-01-30 | 母線保護継電装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61020612A JPS62178117A (ja) | 1986-01-30 | 1986-01-30 | 母線保護継電装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62178117A true JPS62178117A (ja) | 1987-08-05 |
| JPH0510894B2 JPH0510894B2 (ja) | 1993-02-12 |
Family
ID=12032082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61020612A Granted JPS62178117A (ja) | 1986-01-30 | 1986-01-30 | 母線保護継電装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62178117A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573518A (en) * | 1980-06-05 | 1982-01-09 | Tokyo Shibaura Electric Co | Current differential relay |
-
1986
- 1986-01-30 JP JP61020612A patent/JPS62178117A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573518A (en) * | 1980-06-05 | 1982-01-09 | Tokyo Shibaura Electric Co | Current differential relay |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0510894B2 (ja) | 1993-02-12 |
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