JPS6217859B2 - - Google Patents
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- Publication number
- JPS6217859B2 JPS6217859B2 JP56016183A JP1618381A JPS6217859B2 JP S6217859 B2 JPS6217859 B2 JP S6217859B2 JP 56016183 A JP56016183 A JP 56016183A JP 1618381 A JP1618381 A JP 1618381A JP S6217859 B2 JPS6217859 B2 JP S6217859B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- lead
- copper foils
- film substrate
- back plane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/022—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/451—Multilayered leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/453—Leadframes comprising flexible metallic tapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/0198—Manufacture or treatment batch processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明はフイルム基板構造、特に多層配線ので
きるフイルム基板構造に関する。
きるフイルム基板構造に関する。
従来のフイルム基板構造として良く知られてい
るものは第１図に示す如く、ポリイミド、ポリア
ミドイミド等の耐熱性プラスチツク層１の一面あ
るいは両面上に接着剤３で銅箔２を貼着したもの
がある。斯るフイルムリード構造はフレキシブル
回路基板として多くの電子機器の回路基板として
用いられ、フイルムキヤリア方式による量産性を
最大の特徴としている。
るものは第１図に示す如く、ポリイミド、ポリア
ミドイミド等の耐熱性プラスチツク層１の一面あ
るいは両面上に接着剤３で銅箔２を貼着したもの
がある。斯るフイルムリード構造はフレキシブル
回路基板として多くの電子機器の回路基板として
用いられ、フイルムキヤリア方式による量産性を
最大の特徴としている。
しかしながら斯るポリイミド等を用いたフイル
ム基板構造が一般に普及しないのは、銅箔２の支
持をするポリイミド等のプラスチツク層１が極め
て高価、即ち１m2当り約10000円するためであ
る。また多層配線を実現する場合ポリイミド等は
伸縮性を有するので貫通孔を形成し難く、貫通孔
を設けても両面の導体を接続するために必ずスル
ーホールメツキを必要としており多層化にあまり
適さないのである。
ム基板構造が一般に普及しないのは、銅箔２の支
持をするポリイミド等のプラスチツク層１が極め
て高価、即ち１m2当り約10000円するためであ
る。また多層配線を実現する場合ポリイミド等は
伸縮性を有するので貫通孔を形成し難く、貫通孔
を設けても両面の導体を接続するために必ずスル
ーホールメツキを必要としており多層化にあまり
適さないのである。
本発明は斯点に墻みてなされ、極めて安価なフ
イルム基板構造を実現することを目的としてい
る。以下に第２図乃至第８図を参照して本発明の
一実施例を詳述する。
イルム基板構造を実現することを目的としてい
る。以下に第２図乃至第８図を参照して本発明の
一実施例を詳述する。
本発明に依るフイルム基板１０は第２図に示す
如く、二枚の銅箔１１，１２を互いに熱硬化性樹
脂の接着剤１３で接着して形成される。二枚の銅
箔１１，１２はプリント基板等に用いられる約35
μ厚の銅箔を用い、一方あるいは両方の銅箔１
１，１２の一面にエポキシ樹脂等の熱硬化性樹脂
から成る接着剤１３を塗布した後に圧着しながら
二枚の銅箔１１，１２を一体化してフイルム状に
する。熱硬化性樹脂としては例えば特公昭55―
20394号公報に記載したものを用いる。二枚の銅
箔１１，１２は互いに約30μ厚の接着剤１３で電
気的に絶縁され、最低でも600V平均では2500Vの
絶縁耐圧が得られる。しかし接着剤１３は極めて
薄層であるので、プレス切断をすると切断面で接
着剤１３の薄層が破れて二枚の銅箔１１，１２は
シヨートする危険がある。
如く、二枚の銅箔１１，１２を互いに熱硬化性樹
脂の接着剤１３で接着して形成される。二枚の銅
箔１１，１２はプリント基板等に用いられる約35
μ厚の銅箔を用い、一方あるいは両方の銅箔１
１，１２の一面にエポキシ樹脂等の熱硬化性樹脂
から成る接着剤１３を塗布した後に圧着しながら
二枚の銅箔１１，１２を一体化してフイルム状に
する。熱硬化性樹脂としては例えば特公昭55―
20394号公報に記載したものを用いる。二枚の銅
箔１１，１２は互いに約30μ厚の接着剤１３で電
気的に絶縁され、最低でも600V平均では2500Vの
絶縁耐圧が得られる。しかし接着剤１３は極めて
薄層であるので、プレス切断をすると切断面で接
着剤１３の薄層が破れて二枚の銅箔１１，１２は
シヨートする危険がある。
斯るフイルム基板１０は所定の巾例えば約５cm
巾に切断して帯状フイルムとして例えば長さ50ｍ
単位にカートリツジに巻き取る。この帯状のフイ
ルム基板１０には第３図の如く所望のリードパタ
ーンを設けない両端部分に一定間隔でインデツク
ス孔１４を打抜いて形成し、このインデツクス孔
１４を以後の製造工程での位置の割出しやフイル
ム基板１０の送りに利用する。
巾に切断して帯状フイルムとして例えば長さ50ｍ
単位にカートリツジに巻き取る。この帯状のフイ
ルム基板１０には第３図の如く所望のリードパタ
ーンを設けない両端部分に一定間隔でインデツク
ス孔１４を打抜いて形成し、このインデツクス孔
１４を以後の製造工程での位置の割出しやフイル
ム基板１０の送りに利用する。
上述したフイルム基板１０の一方の銅箔１１は
選択的にエツチングして第４図に示す如く、所望
のリードパターン１５と両端にインデツクス孔１
４を含んで連なる帯状パターン１９を形成する。
帯状パターン１９はフイルム基板１０を送るとき
に加わる力からリードパターン１５を保護するた
めのものである。更に十分にリードパターン１５
を保護するためには帯状パターン１９をはしご状
に接続する連結パターン２０を設け、帯状パター
ン１９と連結パターン２０で完全にリードパター
ン１５を囲む。リードパターン１５はほぼ中央部
にある半導体素子を載置する固着パツド１６とフ
イルム基板１０の両端にデユアルインライン状に
配列された外部端子を固着する電極１７から固着
パツド１６の近傍まで延在された各電極リード１
８より構成されている。またリードパターン１５
は各々の電極リード１８が電気的に独立し且つ帯
状パターン１９および連結パターン２０から電気
的に独立している。これらのリードパターン１５
はエツチングによつて形成されるため接着剤１３
の薄層を破つて短絡する危惧を全く有しない。
選択的にエツチングして第４図に示す如く、所望
のリードパターン１５と両端にインデツクス孔１
４を含んで連なる帯状パターン１９を形成する。
帯状パターン１９はフイルム基板１０を送るとき
に加わる力からリードパターン１５を保護するた
めのものである。更に十分にリードパターン１５
を保護するためには帯状パターン１９をはしご状
に接続する連結パターン２０を設け、帯状パター
ン１９と連結パターン２０で完全にリードパター
ン１５を囲む。リードパターン１５はほぼ中央部
にある半導体素子を載置する固着パツド１６とフ
イルム基板１０の両端にデユアルインライン状に
配列された外部端子を固着する電極１７から固着
パツド１６の近傍まで延在された各電極リード１
８より構成されている。またリードパターン１５
は各々の電極リード１８が電気的に独立し且つ帯
状パターン１９および連結パターン２０から電気
的に独立している。これらのリードパターン１５
はエツチングによつて形成されるため接着剤１３
の薄層を破つて短絡する危惧を全く有しない。
フイルム基板１０の他方の銅箔１２は主として
上述したリードパターン１５の支持を目的として
いる。これは接着された二枚の銅箔１１，１２は
引つ張り強度の点では一枚の銅箔と全く同じであ
る性質を利用している。従つて両者の銅箔１１，
１２で帯状パターン１９あるいは連結パターン２
０と一体になる様に他方の銅箔１２を残せばリー
ドパターン１５は支持できる。よつて第５図の様
に他方の銅箔１２をエツチングにより帯状パター
ン１９および連結パターン２０と対応する部分、
半導体素子を取り付ける固着パツド１６やボンデ
イング細線や外部端子を取り付けるために補強さ
れる電極リード１８の一部等に残した支持パター
ン２７が形成される。この支持パターン２７はリ
ードパターン１５の支持および補強を行う。この
結果他方の銅箔１２は支持のために必要とされな
いドーナツ状の空白部分ができ、この部分に該当
する他方の銅箔１２を用いて多層配線を行うこと
を本発明の最大の特徴としている。即ち第５図の
如く、他方の銅箔１２のエツチングの際に同時に
裏面リード２１を形成する。裏面リード２１は所
定の電極リード１８間に延在され、もし必要であ
ればリードパターン１５の支持と兼用もできる。
上述したリードパターン１５の支持を目的として
いる。これは接着された二枚の銅箔１１，１２は
引つ張り強度の点では一枚の銅箔と全く同じであ
る性質を利用している。従つて両者の銅箔１１，
１２で帯状パターン１９あるいは連結パターン２
０と一体になる様に他方の銅箔１２を残せばリー
ドパターン１５は支持できる。よつて第５図の様
に他方の銅箔１２をエツチングにより帯状パター
ン１９および連結パターン２０と対応する部分、
半導体素子を取り付ける固着パツド１６やボンデ
イング細線や外部端子を取り付けるために補強さ
れる電極リード１８の一部等に残した支持パター
ン２７が形成される。この支持パターン２７はリ
ードパターン１５の支持および補強を行う。この
結果他方の銅箔１２は支持のために必要とされな
いドーナツ状の空白部分ができ、この部分に該当
する他方の銅箔１２を用いて多層配線を行うこと
を本発明の最大の特徴としている。即ち第５図の
如く、他方の銅箔１２のエツチングの際に同時に
裏面リード２１を形成する。裏面リード２１は所
定の電極リード１８間に延在され、もし必要であ
ればリードパターン１５の支持と兼用もできる。
斯上したフイルム基板１０の二枚の銅箔１１，
１２のエツチングは両面に所望形状のレジストを
スクリーン印刷した後に両面エツチング装置内に
フイルム基板１０を連続して送り込み、エツチン
グ液を対向して設けたノズルからフイルム基板１
０の両面に吹き付けて同時にエツチングを行う。
１２のエツチングは両面に所望形状のレジストを
スクリーン印刷した後に両面エツチング装置内に
フイルム基板１０を連続して送り込み、エツチン
グ液を対向して設けたノズルからフイルム基板１
０の両面に吹き付けて同時にエツチングを行う。
また前述した裏面リード２１と所定のリードパ
ターン１５との接続は以下の様に行う。即ち第８
図に示す如く、裏面リード２１とリードパターン
１５の所定の電極リード１８の接続を行う重畳部
分を裏面側から約１mmの径の鋭い金属針でついて
裏面リード２１から薄い接着剤層１３を破り電極
リード１８に達する貫通孔２２を形成し、この貫
通孔２２に半田等の導電材料２３を裏面側から流
し込んで両者を電気的に接続して多層化を実現す
る。
ターン１５との接続は以下の様に行う。即ち第８
図に示す如く、裏面リード２１とリードパターン
１５の所定の電極リード１８の接続を行う重畳部
分を裏面側から約１mmの径の鋭い金属針でついて
裏面リード２１から薄い接着剤層１３を破り電極
リード１８に達する貫通孔２２を形成し、この貫
通孔２２に半田等の導電材料２３を裏面側から流
し込んで両者を電気的に接続して多層化を実現す
る。
然る後にフイルム基板１０には第６図に示す如
く、固着パツド１６に半導体素子２４等を固着し
半導体素子２４の電極と対応する電極リード１８
とをボンデイング細線で接続した後、電極リード
１８に検査用の針を立てて通電し半導体素子２４
および他の回路素子を含めた全体の回路機能検査
を行い且つ必要であればフアンクシヨナルトリミ
ングも行う。この検査で所定の回路特性を得られ
ないときは半導体素子２４等の交換をして再生す
るか、あるいはマークを付けてその後の組立を中
止して完成品の歩留の向上を図る。この検査後半
導体素子２４および保護を必要とする回路素子に
はシリコンレジンを塗布して素子およびボンデイ
ング細線を保護する。
く、固着パツド１６に半導体素子２４等を固着し
半導体素子２４の電極と対応する電極リード１８
とをボンデイング細線で接続した後、電極リード
１８に検査用の針を立てて通電し半導体素子２４
および他の回路素子を含めた全体の回路機能検査
を行い且つ必要であればフアンクシヨナルトリミ
ングも行う。この検査で所定の回路特性を得られ
ないときは半導体素子２４等の交換をして再生す
るか、あるいはマークを付けてその後の組立を中
止して完成品の歩留の向上を図る。この検査後半
導体素子２４および保護を必要とする回路素子に
はシリコンレジンを塗布して素子およびボンデイ
ング細線を保護する。
その後第７図の如くフイルム基板１０のままで
電極リード１８の他端の電極１７に外部端子２５
を半田付けし、外部端子２５を露出して樹脂２６
で全体をモールドし、更に封止樹脂２６端でフイ
ルム基板１０を切断して個々の完成品に分離す
る。
電極リード１８の他端の電極１７に外部端子２５
を半田付けし、外部端子２５を露出して樹脂２６
で全体をモールドし、更に封止樹脂２６端でフイ
ルム基板１０を切断して個々の完成品に分離す
る。
以上に詳述した如く本発明に依れば二枚の銅箔
によりフイルム基板を実現でき且つ他方の銅箔を
リードパターンの支持と同時に裏面リードとして
利用することによつて容易に多層配線を実現でき
る。また本発明のフイルム基板はフイルムキヤリ
ア方式の製造方法を適用できるので量産性に富み
完成品に致るまで一貫してフイルムキヤリア方式
による製造を実現できる。
によりフイルム基板を実現でき且つ他方の銅箔を
リードパターンの支持と同時に裏面リードとして
利用することによつて容易に多層配線を実現でき
る。また本発明のフイルム基板はフイルムキヤリ
ア方式の製造方法を適用できるので量産性に富み
完成品に致るまで一貫してフイルムキヤリア方式
による製造を実現できる。
第１図は従来のフレキシブル基板を説明する断
面図、第２図は本発明を適用するフイルム基板を
説明する断面図であり第３図の―線断面と対
応し、第３図乃至第８図は本発明のフイルム基板
を用いた製造工程を説明する平面図および断面図
である。 主な図番の説明、１０はフイルム基板、１１，
１２は二枚の銅箔、１３は熱硬化性樹脂の接着
剤、１４はインデツクス孔、１５はリードパター
ン、２１は裏面リード、２４は半導体素子、２５
は外部端子、２６はモールド樹脂である。
面図、第２図は本発明を適用するフイルム基板を
説明する断面図であり第３図の―線断面と対
応し、第３図乃至第８図は本発明のフイルム基板
を用いた製造工程を説明する平面図および断面図
である。 主な図番の説明、１０はフイルム基板、１１，
１２は二枚の銅箔、１３は熱硬化性樹脂の接着
剤、１４はインデツクス孔、１５はリードパター
ン、２１は裏面リード、２４は半導体素子、２５
は外部端子、２６はモールド樹脂である。
Claims (1)
- １ 二枚の銅箔を熱硬化性樹脂で接着し且つ熱硬
化性樹脂で前記両銅箔を絶縁してフイルム状と
し、一方の銅箔をエツチングして連結パターン、
帯状パターン及び該連結パターンと帯状パターン
に囲まれた領域に所望のリードパターンを形成
し、他方の銅箔をエツチングして前記連結パター
ン、帯状パターン及びリードパターンの一部分を
重畳させた支持パターンを形成し、該支持パター
ンのない部分に前記他方の銅箔で裏面リードを形
成し前記リードパターンと接続することを特徴と
するフイルム基板構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56016183A JPS57130458A (en) | 1981-02-04 | 1981-02-04 | Film substrate structure |
| GB8200313A GB2093401B (en) | 1981-01-17 | 1982-01-06 | Composite film |
| DE3201133A DE3201133A1 (de) | 1981-01-17 | 1982-01-15 | Verbundschichtanordnung, insbesondere zur verwendung in einer halbleiteranordnung sowie verfahren zu deren herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56016183A JPS57130458A (en) | 1981-02-04 | 1981-02-04 | Film substrate structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57130458A JPS57130458A (en) | 1982-08-12 |
| JPS6217859B2 true JPS6217859B2 (ja) | 1987-04-20 |
Family
ID=11909395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56016183A Granted JPS57130458A (en) | 1981-01-17 | 1981-02-04 | Film substrate structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57130458A (ja) |
-
1981
- 1981-02-04 JP JP56016183A patent/JPS57130458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57130458A (en) | 1982-08-12 |
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