JPS62179731A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62179731A JPS62179731A JP2232186A JP2232186A JPS62179731A JP S62179731 A JPS62179731 A JP S62179731A JP 2232186 A JP2232186 A JP 2232186A JP 2232186 A JP2232186 A JP 2232186A JP S62179731 A JPS62179731 A JP S62179731A
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- Japan
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- layer
- defect
- oxygen
- heating
- recrystallized
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｓｏｌ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎ５ｕ
ｌａｔｏｒ）膜の表面に無欠陥層を、内部に欠陥層を形
成し、無欠陥層に素子形成を行う。内部の欠陥層による
有害不純物のゲッタリングにより無欠陥層の小数キャリ
アのライフタイムを大きくし、リーク電流等の素子特性
を向上する。
ｌａｔｏｒ）膜の表面に無欠陥層を、内部に欠陥層を形
成し、無欠陥層に素子形成を行う。内部の欠陥層による
有害不純物のゲッタリングにより無欠陥層の小数キャリ
アのライフタイムを大きくし、リーク電流等の素子特性
を向上する。
本発明はＳＯＴ膜に素子を形成してなる半導体装置に関
する。
する。
ＳＯＴ構造は、基板の浮遊容量が小さく高速素子の形成
ができ、またＣＭＯＳデバイスで問題となっているｐｎ
ｐｎスイッチによるランチアップ現象がなく、さらに多
層素子の形成が可能となる。
ができ、またＣＭＯＳデバイスで問題となっているｐｎ
ｐｎスイッチによるランチアップ現象がなく、さらに多
層素子の形成が可能となる。
しかしながら、現状ではＳｏｌは微小欠陥が多数存在し
、前記ライフタイムが通常のバルク珪素（Ｓｉ）の場合
より２桁程度小さくなる。
、前記ライフタイムが通常のバルク珪素（Ｓｉ）の場合
より２桁程度小さくなる。
Ｓｏｌ膜の形成はつぎのように行う。
例えば、Ｓｉ基板上に絶縁層として二酸化珪素（ＳｔＯ
ｌ）層を被着し、この上に多結晶半導体層を形成し、こ
の層にレーザビーム等を照射して局部的に溶融しながら
再結晶化して再結晶半導体層を形成する。
ｌ）層を被着し、この上に多結晶半導体層を形成し、こ
の層にレーザビーム等を照射して局部的に溶融しながら
再結晶化して再結晶半導体層を形成する。
この場合、再結晶半導体層の単結晶化は難しく、また単
結晶化されたとしても結晶欠陥密度が大きく、従ってこ
の層に素子を形成しても、よい特性の素子は得られなか
った。
結晶化されたとしても結晶欠陥密度が大きく、従ってこ
の層に素子を形成しても、よい特性の素子は得られなか
った。
従来のｓｏｒ膜は結晶欠陥数が多かった。
上記問題点の解決は、絶縁層上に再結晶半導体層を形成
し、該再結晶半導体層に酸素を導入し、第１の加熱によ
り該再結晶半導体層の表面層の酸素濃度を低減し、該第
１の加熱より低温で行う第２の加熱により該再結晶半導
体層の内部の高酸素濃度領域に結晶欠陥核を生成させ、
該第２の加熱より高温で行う第３の加熱により該結晶欠
陥核を成長させ、該再結晶半導体層の表面層に無欠陥層
を形成し、該無欠陥層に素子を形成してなる半導体装置
、あるいは 絶縁層上に再結晶半導体層を形成し、該再結晶半導体層
の表面層を除いて該再結晶半導体層の内部に酸素導入領
域を形成し、第１の加熱により該酸素導入領域に結晶欠
陥核を生成させ、該第１の加熱より高温で行う第２の加
熱により該結晶欠陥核を成長させ、該再結晶半導体層の
表面層に無欠陥層を形成し、該無欠陥層に素子を形成し
てなる半導体装置により達成される。
し、該再結晶半導体層に酸素を導入し、第１の加熱によ
り該再結晶半導体層の表面層の酸素濃度を低減し、該第
１の加熱より低温で行う第２の加熱により該再結晶半導
体層の内部の高酸素濃度領域に結晶欠陥核を生成させ、
該第２の加熱より高温で行う第３の加熱により該結晶欠
陥核を成長させ、該再結晶半導体層の表面層に無欠陥層
を形成し、該無欠陥層に素子を形成してなる半導体装置
、あるいは 絶縁層上に再結晶半導体層を形成し、該再結晶半導体層
の表面層を除いて該再結晶半導体層の内部に酸素導入領
域を形成し、第１の加熱により該酸素導入領域に結晶欠
陥核を生成させ、該第１の加熱より高温で行う第２の加
熱により該結晶欠陥核を成長させ、該再結晶半導体層の
表面層に無欠陥層を形成し、該無欠陥層に素子を形成し
てなる半導体装置により達成される。
前記無欠陥層と酸素導入領域との境界に絶縁層を形成し
てなる半導体装１は、素子形成された無欠陥層を内部欠
陥層から絶縁するためのものであり、ちょうどＳｏｌ膜
の中にさらに３０１構造を形成したものといえる。
てなる半導体装１は、素子形成された無欠陥層を内部欠
陥層から絶縁するためのものであり、ちょうどＳｏｌ膜
の中にさらに３０１構造を形成したものといえる。
また、無欠陥層の厚さが素子形成用としで簿すぎる場合
は、無欠陥層の上にエピタキシャル成長を行って、所望
の厚さを得ることができる。
は、無欠陥層の上にエピタキシャル成長を行って、所望
の厚さを得ることができる。
Ｓｏｌ膜の内部に高濃度酸素導入層を形成し、熱処理を
行ってこの層に酸素の析出物による内部欠陥層を形成し
、また表面の酸素濃度を下げることにより表面を無欠陥
層とする。
行ってこの層に酸素の析出物による内部欠陥層を形成し
、また表面の酸素濃度を下げることにより表面を無欠陥
層とする。
この内部欠陥層のゲッタリング（半導体デバイス形成に
有害な、重金属、ナトリウム等デバイス特性の劣化に関
連する原子を内部欠陥層が吸収する作用）によりデバイ
ス特性を向上させることができる。
有害な、重金属、ナトリウム等デバイス特性の劣化に関
連する原子を内部欠陥層が吸収する作用）によりデバイ
ス特性を向上させることができる。
また、表面無欠陥層と内部欠陥層の境界に絶縁層を挟ん
で、表面無欠陥層に形成した素子を内部欠陥層より電気
的に絶縁して、素子形成の自由度を上げることができる
。さらにこの絶縁層を介して内部欠陥層をバンクチャネ
ル制御用の第２ゲートとして用いることも可能である。
で、表面無欠陥層に形成した素子を内部欠陥層より電気
的に絶縁して、素子形成の自由度を上げることができる
。さらにこの絶縁層を介して内部欠陥層をバンクチャネ
ル制御用の第２ゲートとして用いることも可能である。
第１図（１１〜（５）は第１の発明による半導体素子の
形成工程を説明する断面図である。
形成工程を説明する断面図である。
第１図（１）において、■は基板でＳｉ基板、この上に
絶縁層としてＳｉＯ□層２、再結晶半導体層として厚さ
４０００人の再結晶Ｓｉ層３を形成する。
絶縁層としてＳｉＯ□層２、再結晶半導体層として厚さ
４０００人の再結晶Ｓｉ層３を形成する。
第１図（２）において、酸素イオンＯ＋注入等により酸
素をドープして、再結晶Ｓｉ層３を酸素濃度が１０ＩＢ
ＣＩ１１−３程度の高濃度酸素導入領域３Ｂ’にする。
素をドープして、再結晶Ｓｉ層３を酸素濃度が１０ＩＢ
ＣＩ１１−３程度の高濃度酸素導入領域３Ｂ’にする。
第１図（３）において、
１０００℃以上で数１０分以上第１の加熱を行い、酸素
のアウトディフュージョンにより再結晶Ｓｉ層３（高濃
度酸素導入領域３Ｂ′）の表面層の酸素濃度を下げ、５
×１０１７ｃｍ４以下にする。
のアウトディフュージョンにより再結晶Ｓｉ層３（高濃
度酸素導入領域３Ｂ′）の表面層の酸素濃度を下げ、５
×１０１７ｃｍ４以下にする。
つぎに、６００℃程度で数時間第２の加熱を行い、内部
の高濃度酸素導入領域に酸素の析出物による結晶欠陥核
を形成させ、 つぎに、１０００℃以上で数１０分以上第３の加熱を行
い結晶欠陥核を成長させることにより、再結晶Ｓｉ層３
０表面に厚さ約１０００への表面無欠陥層３Ａ、その下
側に内部欠陥層３Ｂを形成する。
の高濃度酸素導入領域に酸素の析出物による結晶欠陥核
を形成させ、 つぎに、１０００℃以上で数１０分以上第３の加熱を行
い結晶欠陥核を成長させることにより、再結晶Ｓｉ層３
０表面に厚さ約１０００への表面無欠陥層３Ａ、その下
側に内部欠陥層３Ｂを形成する。
第１図（４）において、０１イオン注入により表面無欠
陥層３八と内部欠陥層３Ｂの境界に絶縁層としてＳｉ０
２層４を形成する。
陥層３八と内部欠陥層３Ｂの境界に絶縁層としてＳｉ０
２層４を形成する。
０′イオン注入条件は、エネルギ６０ＫｅＶ 、ドーズ
量ｌＸｌ０”ｃｍ−２、アニール窒素中１０００℃以上
である。
量ｌＸｌ０”ｃｍ−２、アニール窒素中１０００℃以上
である。
第１図（５）において、通常の工程を用いて表面無欠陥
層３Ａにソース、ドレイン領域Ｓ、Ｄを形成し、ゲート
絶縁層５を介してゲート電極Ｇを形成する。
層３Ａにソース、ドレイン領域Ｓ、Ｄを形成し、ゲート
絶縁層５を介してゲート電極Ｇを形成する。
第２図（１１〜（５）は第２の発明による半導体素子の
形成工程を説明する断面図である。
形成工程を説明する断面図である。
第２図（１）において、１は基板でＳｉ基板、この上に
絶縁層としてＳｉＯ□層２、再結晶半導体層として厚さ
４０００人の再結晶Ｓｉ層３を形成する。
絶縁層としてＳｉＯ□層２、再結晶半導体層として厚さ
４０００人の再結晶Ｓｉ層３を形成する。
第２図（２）において、酸素イオンθ′″を再結晶Ｓｉ
層３に注入し、再結晶Ｓｔ層３の内部に酸素濃度が１０
Ｉ８０Ｉｆｉ−３程度の高濃度酸素導入領域３Ｂ’を形
成する。
層３に注入し、再結晶Ｓｔ層３の内部に酸素濃度が１０
Ｉ８０Ｉｆｉ−３程度の高濃度酸素導入領域３Ｂ’を形
成する。
０′イオン注入条件は、エネルギ１６０Ｋｅν、ドーズ
量５Ｘ１０”ｃｍ−２である。
量５Ｘ１０”ｃｍ−２である。
第２図（３）において、
６００℃程度で数時間第１の加熱を行い、内部の高濃度
酸素導入領域に酸素の析出物による結晶欠陥核を形成さ
せ、 つぎに、１０００℃以上で数１０分以上第２の加熱を行
い結晶欠陥核を成長させることにより、再結晶Ｓｉ層３
の表面に厚さ約１０００人の表面無欠陥層３＾、その下
側に内部欠陥層３Ｂを形成する。
酸素導入領域に酸素の析出物による結晶欠陥核を形成さ
せ、 つぎに、１０００℃以上で数１０分以上第２の加熱を行
い結晶欠陥核を成長させることにより、再結晶Ｓｉ層３
の表面に厚さ約１０００人の表面無欠陥層３＾、その下
側に内部欠陥層３Ｂを形成する。
第２図（４）において、０′イオン注入により表面無欠
陥層３Ａと内部欠陥層３Ｂの境界に絶縁層としてＳｉ０
２層４を形成する。
陥層３Ａと内部欠陥層３Ｂの境界に絶縁層としてＳｉ０
２層４を形成する。
０′イオン注入条件は、第１図（４）の場合と同様であ
る。
る。
第２図（５）において、通常の工程を用いて表面無欠陥
層３Ａにソース、ドレイン領域Ｓ、Ｄを形成し、ゲート
絶縁層５を介してゲート電極Ｇを形成する。
層３Ａにソース、ドレイン領域Ｓ、Ｄを形成し、ゲート
絶縁層５を介してゲート電極Ｇを形成する。
第３図は本発明による２層構造の素子の断面図である。
図は第１図（５）、または第２図（５）のＳｉ基板の代
わりに、素子が形成された基板を用い、その上に本発明
を適用したものである。
わりに、素子が形成された基板を用い、その上に本発明
を適用したものである。
図において、３１はＳｉ基板、３２はフィールド絶縁層
、３３はゲート毎色縁層である。
、３３はゲート毎色縁層である。
Ｇ′、Ｓ′、Ｄ′はそれぞれゲート電極、ソース領域、
ドレイン領域で基板３１に通常の素子が形成され、この
上にＳｉＯ□層２を被着し、再結晶Ｓｉ層３を形成後、
第１図、または第２図によりＳＯＩデバイスを形成する
。
ドレイン領域で基板３１に通常の素子が形成され、この
上にＳｉＯ□層２を被着し、再結晶Ｓｉ層３を形成後、
第１図、または第２図によりＳＯＩデバイスを形成する
。
以上詳細に説明したように本発明によるＳＯＩ膜は結晶
欠陥数が低減して、小数キャリアのライフタイムが大き
くなり、リーク電流の減少等デバイスの特性が向上する
。
欠陥数が低減して、小数キャリアのライフタイムが大き
くなり、リーク電流の減少等デバイスの特性が向上する
。
第１図（１）〜（５）は第１の発明による半導体素子の
形成工程を説明する断面図、 第２図（Ｌｉ−（５）は第２の発明による半導体素子の
形成工程を説明する断面図、 第３図は本発明による２層構造の素子の断面図である。 図おいて、 １は基板でＳｉ基板、 ２は絶縁層でＳｉＯ□層、 ３は再結晶半導体−で再結晶Ｓｉ膚、 ３Ａは表面無欠陥層、 ３Ｂは内部欠陥層、 ３Ｂ’は高濃度酸素導入領域、 ４は境界絶縁層で５ｉ０２層、 ５はゲート絶縁層、 Ｇはゲート電極 ＳＸＤはソース、ドレイン領域 間ケち１ の オ帯ζ日Ｙ１ σ） −１１面 ＬンΔ
垢１図 躬２／）亀甲／１１面口 第２図 本春ａ月１による２層素子の ｗｒＩ品図 垢う図
形成工程を説明する断面図、 第２図（Ｌｉ−（５）は第２の発明による半導体素子の
形成工程を説明する断面図、 第３図は本発明による２層構造の素子の断面図である。 図おいて、 １は基板でＳｉ基板、 ２は絶縁層でＳｉＯ□層、 ３は再結晶半導体−で再結晶Ｓｉ膚、 ３Ａは表面無欠陥層、 ３Ｂは内部欠陥層、 ３Ｂ’は高濃度酸素導入領域、 ４は境界絶縁層で５ｉ０２層、 ５はゲート絶縁層、 Ｇはゲート電極 ＳＸＤはソース、ドレイン領域 間ケち１ の オ帯ζ日Ｙ１ σ） −１１面 ＬンΔ
垢１図 躬２／）亀甲／１１面口 第２図 本春ａ月１による２層素子の ｗｒＩ品図 垢う図
Claims (4)
- （１）絶縁層上に再結晶半導体層を形成し、該再結晶半
導体層に酸素を導入し、第１の加熱により該再結晶半導
体層の表面層の酸素濃度を低減し、該第１の加熱より低
温で行う第２の加熱により該再結晶半導体層の内部の高
酸素濃度領域に結晶欠陥核を生成させ、該第２の加熱よ
り高温で行う第３の加熱により該結晶欠陥核を成長させ
、該再結晶半導体層の表面層に無欠陥層を形成し、該無
欠陥層に素子を形成してなることを特徴とする半導体装
置。 - （２）絶縁層上に再結晶半導体層を形成し、該再結晶半
導体層の表面層を除いて該再結晶半導体層の内部に酸素
導入領域を形成し、第１の加熱により該酸素導入領域に
結晶欠陥核を生成させ、該第１の加熱より高温で行う第
２の加熱により該結晶欠陥核を成長させ、該再結晶半導
体層の表面層に無欠陥層を形成し、該無欠陥層に素子を
形成してなることを特徴とする半導体装置。 - （３）前記無欠陥層と酸素導入領域との境界に絶縁層を
形成してなることを特徴とする特許請求の範囲第１項記
載の半導体装置。 - （４）前記無欠陥層と酸素導入領域との境界に絶縁層を
形成してなることを特徴とする特許請求の範囲第２項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022321A JPH0795550B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022321A JPH0795550B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62179731A true JPS62179731A (ja) | 1987-08-06 |
| JPH0795550B2 JPH0795550B2 (ja) | 1995-10-11 |
Family
ID=12079457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61022321A Expired - Fee Related JPH0795550B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795550B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222627A (ja) * | 1986-03-24 | 1987-09-30 | Sharp Corp | 半導体装置の製造方法 |
| JPS62287615A (ja) * | 1986-06-06 | 1987-12-14 | Sony Corp | 多結晶シリコン膜の形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860544A (ja) * | 1981-10-06 | 1983-04-11 | Mitsubishi Electric Corp | 結晶欠陥のゲツタリング法 |
| JPS5892227A (ja) * | 1981-11-28 | 1983-06-01 | Mitsubishi Electric Corp | 結晶欠陥のゲツタリング法 |
-
1986
- 1986-02-04 JP JP61022321A patent/JPH0795550B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860544A (ja) * | 1981-10-06 | 1983-04-11 | Mitsubishi Electric Corp | 結晶欠陥のゲツタリング法 |
| JPS5892227A (ja) * | 1981-11-28 | 1983-06-01 | Mitsubishi Electric Corp | 結晶欠陥のゲツタリング法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222627A (ja) * | 1986-03-24 | 1987-09-30 | Sharp Corp | 半導体装置の製造方法 |
| JPS62287615A (ja) * | 1986-06-06 | 1987-12-14 | Sony Corp | 多結晶シリコン膜の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795550B2 (ja) | 1995-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |