JPS62181552A - Communication controller - Google Patents
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- JPS62181552A JPS62181552A JP61022886A JP2288686A JPS62181552A JP S62181552 A JPS62181552 A JP S62181552A JP 61022886 A JP61022886 A JP 61022886A JP 2288686 A JP2288686 A JP 2288686A JP S62181552 A JPS62181552 A JP S62181552A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔概 要〕
通信制御の下位制御層の処理を行う回線対応部及び上位
制御層の処理を行う通信共通制御をＣＰＵと一本の共通
バスで相互接続する。これにより、通信制御装置の実装
をハードウェア的に無駄なく行うことが出来ると共に回
線数及び負荷の増減に対し柔軟性を持たせることが出来
、更にＣＰＵの負担を大幅に軽減することが可能となる
。[Detailed Description of the Invention] [Summary] A line support unit that processes the lower control layer of communication control and a communication common control unit that processes the upper control layer are interconnected with the CPU through a single common bus. This makes it possible to implement the communication control device without waste in terms of hardware, as well as to provide flexibility in dealing with increases and decreases in the number of lines and load, and furthermore, it is possible to significantly reduce the burden on the CPU. Become.
本発明は、中央処理装置（以下、ＣＰＵという）と接続
される通信制御装置、特に、回線の増減、回線速度の変
更等に対してハード的にもソフト的にも柔軟に対応出来
、ＣＰＵの負荷を軽減出来る様に改良された通信制御装
置に関する。The present invention is a communication control device connected to a central processing unit (hereinafter referred to as CPU), and in particular can flexibly respond to changes in the number of lines, changes in line speed, etc. in terms of both hardware and software. This invention relates to a communication control device that has been improved to reduce load.
一般に汎用計算機の通信制御は、第５図に示す様に、ア
プリケーションソフト（ＡＰＬ）からネットワーク制御
層（ＮＡ層）、パケット制御層、データリンク制御１ｉ
（ＤＬＣＪり及びバイトハンドリング層（ＢＨ層）とい
った階層構造のプログラムにより処理が行われている。In general, communication control of a general-purpose computer is performed from application software (APL) to a network control layer (NA layer), a packet control layer, and a data link control layer, as shown in Figure 5.
(Processing is performed by a hierarchical program such as DLCJ and byte handling layer (BH layer).
ネットワーク制御層では、トランスミッションヘッダ及
びリクエスト／レスポンスヘッダによるメソセージのル
ーティング制御、ブロッキング及びセグメンティング制
御、シーケンス番号制御、並びにセツションレベルのフ
ロー制御、応答制御、チェイニング制御等の処理が行わ
れる。In the network control layer, processes such as message routing control, blocking and segmenting control, sequence number control, session level flow control, response control, and chaining control using transmission headers and request/response headers are performed.
パケット制御層では、パケット網に対する接続、切断制
御等の処理が行われる。バケット伝送を行わないときは
、このパケット制御層は必要でない。In the packet control layer, processing such as connection and disconnection control to the packet network is performed. This packet control layer is not necessary when bucket transmission is not performed.
データリンク制御層では、フロー制御、送受信制御、エ
ラーリカバリ等の処理が行われる。In the data link control layer, processes such as flow control, transmission/reception control, and error recovery are performed.
バイトハンドリング層では、同期制御、直並列変換、モ
デム信号の制御等の処理が行われる。In the byte handling layer, processes such as synchronization control, serial/parallel conversion, and modem signal control are performed.
この様な通信制御の機能をＣＰＵと通信制御装置で分担
する場合、従来は、第６図に示す様に、通信制御層はバ
イトハンドリング層の処理のみを行ない、データリンク
制御層以上の各上位階層の処理はＣＰＵ側で行っていた
。When such communication control functions are shared between the CPU and the communication control device, conventionally, as shown in Figure 6, the communication control layer only processes the byte handling layer, and each upper layer above the data link control layer Hierarchy processing was performed on the CPU side.
従来の通信制御装置は、第７図に３００で示す様に、内
部に複数の回線対応部（３１０＋、３１０□等）及びこ
れらの回線対応部に一本の内部バス３２０を介して接続
される共通制御部３３０を備えている。A conventional communication control device, as shown by 300 in FIG. 7, has a plurality of internal line corresponding parts (310+, 310□, etc.) and is connected to these line corresponding parts via a single internal bus 320. A common control section 330 is provided.
各回線対応部は、データの直並列変換回路、モデム信号
制御回路等の受動回路（図示ぜす）を備え、又、共通制
御部３３０は、プロセッサ３３１、メモリ３３２を備え
、これらによりバイトハンドリング層の処理を行う。共
通制御部３３０は、ＣＰＵ３５０の外部バス３６０を介
してＣＰＵ３５０に接続されている。Each line corresponding section is equipped with passive circuits (shown) such as a data serial/parallel conversion circuit and a modem signal control circuit, and the common control section 330 is equipped with a processor 331 and a memory 332. Process. The common control unit 330 is connected to the CPU 350 via an external bus 360 of the CPU 350.
回線数が増加し、１個の共通制御部で処理が困難となっ
た場合や速度の異なる回線数を増加する場合は、第７図
に示す様に、複数の通信制御部がＣＰＵの外部バス３６
０に並列に接続される形で、共通制御部を外部バス３６
０に接続し、更に内部バスを介してその共通制御部に各
回線対応部を接続することにより、回線数の増加を行っ
ていた。When the number of lines increases and it becomes difficult to process with one common control unit, or when increasing the number of lines with different speeds, multiple communication control units can be connected to the external bus of the CPU, as shown in Figure 7. 36
0 in parallel to the external bus 36.
The number of lines was increased by connecting each line corresponding unit to the common control unit via an internal bus.
従来、通信制御装置を増設する場合は、前述の様に、Ｃ
ＰＵの外部バス３６０に並列に共通制御部を接続し、更
に内部バスを介してその共通制御部に各回線対応部を接
続していたが、これらＣＰＵ３５０及び通信制御装置３
００は、第８図に示す方式で実装されていた。Conventionally, when adding a communication control device, as mentioned above, C
A common control unit was connected in parallel to the external bus 360 of the PU, and each line corresponding unit was further connected to the common control unit via an internal bus.
00 was implemented using the method shown in FIG.
第８図において、４１０はＣＰＵ３５０が実装されるＣ
ＰＵ実装部、４２０は共通制御部３２０が実装される共
通制御部実装部、４３０は各回線対応部３１０が実装さ
れる回線対応部実装部、４４０はｃｐｕと共通制御部を
接続する外部バス（第７図の外部バス３６０に当る）、
４５０は共通制御部と各回線対応部を接続する内部バス
（第７図の内部バス３２０に当る）である。In FIG. 8, 410 is a C on which the CPU 350 is mounted.
A PU mounting section 420 is a common control section mounting section where the common control section 320 is mounted, 430 is a line corresponding section mounting section where each line corresponding section 310 is mounted, and 440 is an external bus (440) connecting the CPU and the common control section. (corresponds to the external bus 360 in FIG. 7),
450 is an internal bus (corresponding to the internal bus 320 in FIG. 7) that connects the common control section and each line corresponding section.
この構成で、新たに共通制御部及びそれに共通制御され
る各回線対応部を増設する場合は、第８図に示す様に、
新たな共通制御部実装部４２０′及び回線対応部実装部
４３０′を増設し、ＣＰＵと増設された共通制御部間は
外部バス４４０′で接続され、増設された共通制御部と
各回線対応部間は内部バス４５０′で接続される。In this configuration, when adding a new common control unit and each line corresponding unit that is commonly controlled by it, as shown in Fig. 8,
A new common control section mounting section 420' and a line corresponding section mounting section 430' are added, and the CPU and the added common control section are connected by an external bus 440', and the added common control section and each line corresponding section are connected. The two are connected by an internal bus 450'.
この場合、回線対応部実装部４３０に空きが存在してい
ても、外部バス４４０と内部バス４５０のインタフェー
スが必ずしも一致していない為、回線対応部実装部４３
０の空き部分に増設される共通制御部や回線対応部を収
納することは出来ない。In this case, even if there is a vacant space in the line support unit mounting unit 430, the interfaces of the external bus 440 and the internal bus 450 do not necessarily match, so the line support unit mounting unit 43
It is not possible to accommodate the additional common control unit or line support unit in the empty space of 0.
この様に、従来の通信制御装置では、ＣＰＵと通信制御
装置の共通制御部間を一本の外部バスで接続し、共通制
御部と回線対応部間を一本の内部バスで接続していた為
、新たに共通制御部及びその回線対応部を増設する場合
は、従来の回線対応部実装部に空き部分があっても新た
に共通制御部及びその回線対応部に対する実装部を新た
に増設しなければならなくなり、従来の回線対応部実装
部と新たに増設された回線対応部実装部の両者に空き部
分が生じ、実装部やスペースが有効に利用されないとい
う問題があった。In this way, in conventional communication control devices, the CPU and the common control section of the communication control device were connected by one external bus, and the common control section and the line support section were connected by one internal bus. Therefore, when adding a new common control section and its line correspondence section, a new mounting section for the common control section and its line correspondence section must be added even if there is a vacant space in the conventional line correspondence section mounting section. As a result, there is a problem that empty parts are created in both the conventional line handling part mounting part and the newly added line handling part mounting part, and the mounting part and space are not used effectively.
又、最近の様にオンライン処理の比重が高くなるにつれ
、それまでＣＰＵで行っていてもそれ程負荷とはならな
かったデータリンク制御層より上位層の処理がＣＰＵに
とって負担となりはしめ、ＣＰＵの他の処理への影響が
大きくなってきたが、この問題は、回線数を増加した場
合に更に顕著となるという問題があった。In addition, as the weight of online processing has increased recently, the processing of layers higher than the data link control layer, which used to be carried out by the CPU but did not impose much of a load, has become a burden on the CPU, and other CPU Although the influence on processing has increased, this problem becomes even more pronounced when the number of lines is increased.
本発明は、実装部やスペースに無駄を生じることなく通
信制御装置の通信共通制御や回線対応部の増設が可能で
あり、回線数の増加や回線速度の変更に対して柔軟に対
応することが出来、更に、ＣＰＵの通信制御時の負荷を
軽減させ、回線数が増大してもＣＰＵの負荷が重くなら
ない様に改良した通信制御装置を提供することを目的と
する。The present invention enables communication common control of a communication control device and expansion of line support units without wasting mounting units or space, and can flexibly respond to increases in the number of lines and changes in line speed. Another object of the present invention is to provide an improved communication control device that reduces the load on the CPU during communication control and prevents the load on the CPU from becoming heavy even when the number of lines increases.
従来の通信制御装置における前述の問題点を解決する為
に本発明が講じた手段を、第１図を参照して説明する。The means taken by the present invention to solve the above-mentioned problems in conventional communication control devices will be explained with reference to FIG.
第１図は、本発明の基本構成をブロック図で示したもの
である。FIG. 1 is a block diagram showing the basic configuration of the present invention.
第１図において、１００は本発明に係る通信制御装置で
あり、１５０はＣＰＵである。In FIG. 1, 100 is a communication control device according to the present invention, and 150 is a CPU.
通信制御装置１００において、１１０は回線対応部で、
通信制御の下位制御層の処理を行う。In the communication control device 100, 110 is a line support section,
Performs lower control layer processing for communication control.
１２０は通信共通制御部で、回線対応部１１０が行う通
信制御よりも上位制御層の処理を行う。A communication common control unit 120 performs processing of a higher control layer than the communication control performed by the line handling unit 110.
１３０は共通バスで、回線対応部１１０、通信共通制御
部１２０及びＣＰＵＩ ５０間の相互接続が行われる。Reference numeral 130 denotes a common bus through which interconnection between the line correspondence section 110, the communication common control section 120, and the CPU 50 is performed.
通信制御装置を増設するときは、増設される通信共通制
御部及びその回線対応部は、前述の通信共通制御部１２
０及び回線対応部１１０の場合と同様に、共通バス１３
０に共通に接続される。When adding a communication control device, the added communication common control unit and its line corresponding unit are connected to the communication common control unit 12 described above.
0 and the line corresponding section 110, the common bus 13
Commonly connected to 0.
ＣＰＵ１．５０、通信共通制御部１２０及び回線対応部
１１０は、第５図に示した通信制御時の各制御階層の処
理を適宜分担し、回線対応部１１０は下位制御層の処理
を行い、通信共通制御部１２０はそれよりも上位制御層
の処理を行い、ＣＰＵ１５０は最上位の制御を行う。The CPU 1.50, the communication common control unit 120, and the line support unit 110 appropriately share the processing of each control layer during communication control shown in FIG. The common control unit 120 performs processing at a higher control layer, and the CPU 150 performs control at the highest level.
本発明の通信制御装置の回線対応部１１０が行う下位層
の制御には、従来の通信制御装置の行っていたバイトハ
ンドリング層のみならず、その上位のデータリンク層の
処理を行わせることが出来る。これは、回線対応部１１
０に独自のプログラムとメモリ （図示せず）を設ける
ことにより実行可能である。The lower layer control performed by the line support unit 110 of the communication control device of the present invention can include not only the byte handling layer performed by conventional communication control devices, but also the processing of the data link layer above it. . This is the line support section 11
This can be executed by providing a unique program and memory (not shown) in 0.
その場合、通信共通制御部１２０に、従来ＣＰＵが行っ
ていたネットワーク制御層に至るまでの処理を実行させ
ることが出来る。これらの処理は、通信共通制御部１２
０内に独自のプロセッサとメモリを設けることにより実
行可能である。In that case, the communication common control unit 120 can be made to execute processing up to the network control layer, which was conventionally performed by the CPU. These processes are carried out by the communication common control unit 12.
This can be done by providing a unique processor and memory in 0.
これにより、ＣＰＵがそれまで行っていた通信制御時の
各処理が大幅に軽減され、通信制御装置の増設を容易に
行うことが出来る。As a result, various processes during communication control that were previously performed by the CPU can be significantly reduced, and communication control devices can be easily added.
次に、本発明の通信制御装置の実装方式を第２図を参照
して説明する。第２図は、本発明に係る通信制御装置の
実装方式の説明図である。Next, a method of implementing the communication control device of the present invention will be explained with reference to FIG. FIG. 2 is an explanatory diagram of the implementation method of the communication control device according to the present invention.
第２図において、２１０は回線対応部実装部で、通信制
御装置の回線対応部１１０が実装される。In FIG. 2, reference numeral 210 denotes a line handling unit mounting unit, on which the line handling unit 110 of the communication control device is mounted.
２２０は通信共通制御部実装部で、通信制御装置の通信
共通制御部１２０が実装される。２５０はＣＰＵ実装部
で、ＣＰＵ１５０が実装される。２３０は共通バスで、
第１図の共通バス１３０に対応するｃｐｕ、共通制御部
及び回線対応部が、この共通バス２３０を介して相互に
接続される。220 is a communication common control unit mounting unit, in which the communication common control unit 120 of the communication control device is mounted. 250 is a CPU mounting section on which the CPU 150 is mounted. 230 is a common bus.
The CPU, common control section, and line correspondence section corresponding to the common bus 130 in FIG. 1 are interconnected via this common bus 230.
なお、回線対応部実装部２１０及び通信共通制御部実装
部２２０の区分は固定的なものでなく、両者の境界及び
広さは、自由に調整可能なものである。Note that the division of the line support section mounting section 210 and the communication common control section mounting section 220 is not fixed, and the boundaries and widths thereof can be freely adjusted.
回線数が少く、１個の通信共通制御部で充分処理可能で
ある場合は、第２図（Ａ＞に示す様に１組の通信共通制
御部及び回線対応部が実装される。If the number of lines is small and one communication common control section is sufficient for processing, a set of communication common control section and line support section is installed as shown in FIG. 2 (A>).
いま、通信共通制御部及びその回線対応部を増設する場
合、実装部に第２図（Ａ）に示す様な空き部分があった
とすると、その空き部分を利用して第２図（Ｂ）に示す
様に、新たな通信共通制御部２２０′及び回線対応部２
１０′を増設することが出来る。Now, when adding a communication common control unit and its line support unit, if there is an empty space in the mounting unit as shown in Figure 2 (A), use that empty area to add the line support unit to Figure 2 (B). As shown, a new communication common control unit 220′ and line support unit 2
10' can be added.
又、回線速度を変更する場合も、同様にして新たに増設
される通信共通制御部及びその回線対応部を実装するこ
とが出来る。この場合、例えば回線速度を２倍にして同
じ通信容量を実現しようとする場合は、回線数は半分で
済むので、仮に実装部分に空きが無くても、回線数を半
分にしたことによって生じた空き実装部分を利用して、
回線速度を２倍にするために新たに追加された通信共通
制御部を実装することが出来る。Also, when changing the line speed, a newly added communication common control unit and its line corresponding unit can be installed in the same way. In this case, for example, if you want to double the line speed and achieve the same communication capacity, you will only need half the number of lines, so even if there is no space in the implementation area, the problem caused by halving the number of lines Using the empty mounting part,
A newly added communication common control unit can be implemented to double the line speed.
以上の様にして、ハードウェアやスペース無駄を生じる
ことなく通信制御装置の増設が可能となり、回線の増設
や回線速度の変更に対し柔軟に対応することが出来、更
に、ＣＰＵの通信制御時の負荷を軽減させ、回線数が増
加されてもｃＰＵの負荷が重くなるのを阻止することが
出来る。As described above, it is possible to add communication control equipment without wasting hardware or space, and it is possible to flexibly respond to the addition of lines and changes in line speed. It is possible to reduce the load and prevent the load on the cPU from increasing even if the number of lines increases.
本発明の実施例を、第３図を参照して説明する。 An embodiment of the invention will be described with reference to FIG.
第３図は、本発明の一実施例の構成をブロック図で示し
たものである。FIG. 3 is a block diagram showing the configuration of an embodiment of the present invention.
（Ａ）実施例の構成
第３図において、通信制御装置１． ＯＯ１回線対応部
１１０、通信共通制御部１２０、共通バス１３０及びＣ
ＰＵＩ ５０については、第１図で説明した通りである
。なお、回線対応部１１０は複数個設置されるので、サ
フィックス“１，２．３”等を付して区別する。又、増
設された通信制御装置及びその内部の通信共通制御部と
回線対応部には、ダッシュを付して区別する。(A) Configuration of Embodiment In FIG. 3, communication control device 1. OO1 line support section 110, communication common control section 120, common bus 130 and C
The PUI 50 is as described in FIG. Note that since a plurality of line handling units 110 are installed, they are distinguished by adding suffixes such as “1, 2.3”. Further, the added communication control device and its internal communication common control section and line support section are distinguished by a dash.
共通バス１３０において、１３０Ａは双方向性のアドレ
スバスであり、１３０Ｂは双方向性のデータバスである
。In the common bus 130, 130A is a bidirectional address bus, and 130B is a bidirectional data bus.
各回線対応部において、１１１はマイクロプロセッサ（
μｐ）、１１２はメモリ （ＭＥＭ） 、１１３及び１
１４は回線接続制御部（ＬＣ＞である。In each line corresponding section, 111 is a microprocessor (
μp), 112 is memory (MEM), 113 and 1
14 is a line connection control unit (LC).
各回線対応部のものを区別する場合には、サフィックス
“１，２．３”等が付される。In order to distinguish between the parts corresponding to each line, a suffix such as "1, 2.3" is added.
各回線対応部は、その内部に設けられたマイクロプロセ
ッサ１１１及びメモリ１１２により、それに接続される
各回線に対するデータリンク層及びバイトハンドリング
層の処理を行う。Each line corresponding section uses a microprocessor 111 and a memory 112 provided therein to perform data link layer and byte handling layer processing for each line connected to it.
各通信共通制御部１２０及び１２０′において、１２１
及び１２１′はマイクロプロセッサであり、１２２及び
１２２′はメモリである。各通信共通制御部１２０，１
２０’ は、その内部に設けられたマイクロプロセッサ
１２１，１２１’及びメモリ１２２，１２２’により、
ネットワーク制御層の処理、及びパケット網に対して通
信を行う場合は、バケット制御層の処理を行う。In each communication common control section 120 and 120', 121
and 121' are microprocessors, and 122 and 122' are memories. Each communication common control unit 120,1
20' is provided with microprocessors 121, 121' and memories 122, 122',
When performing network control layer processing and communication to a packet network, bucket control layer processing is performed.
通信共通制御部は、回線対応部の数により、負荷に応じ
て複数枚実装する。第３図の実施例では、回線対応部３
個（１個４回線で合計１２回線）に対し１個の通信共通
制御部を割り当てている。A plurality of communication common control units are installed depending on the number of line support units and the load. In the embodiment shown in FIG.
One communication common control unit is assigned to each terminal (4 lines per line, 12 lines in total).
この割当てはハードウェア的に固定になっていない。即
ち、回線速度や伝送制御手順の選択によって動的に変化
する負荷に対し、論理的に割付けを変えることが出来る
。従って、第３図で、増設された通信制御装置とその内
部の通信共通制御部及び各回線対応部を１００’ 、
１１０’ 、１２０’等で示したのは１つの例示であ
る。This allocation is not fixed in terms of hardware. That is, it is possible to logically change the allocation for a load that changes dynamically depending on the selection of line speed and transmission control procedure. Therefore, in FIG. 3, the added communication control device, its internal communication common control section, and each line corresponding section are denoted by 100',
The reference numerals 110', 120', etc. are just one example.
ＣＰＵＩ ５０において、１５１はプロセッサ（ＰＵ）
、１５２はメモリ （ＭＥＭ）で、これらにより各通信
制御装置に対する通信制御を行う。In CPUI 50, 151 is the processor (PU)
, 152 is a memory (MEM), which performs communication control for each communication control device.
ＣＰＵのアプリケーションから通信の要求が生じると、
その通信を制御する通信共通制御部（例えば１２０の方
とする）に割込みが行われる。When a communication request is made from a CPU application,
An interrupt is made to the communication common control unit (for example, 120) that controls the communication.
割込みを受けた通信共通制御部１２０は、ｃｐＵ１５０
から相手先及びデータを受は取り、ネットワーク制御層
の処理及びパケット網に対し通信を行う場合はバケット
制御層の処理を行う。The communication common control unit 120 that received the interrupt
It receives and receives the destination and data from the network control layer, and performs the bucket control layer processing when communicating with the packet network.
ネットワーク制御層では、前述の様にメツセージのルー
ティング制御、ブロッキング及びセグメンティング制御
、シーケンス番号制御、並びにセソションレベルのフロ
ー制御、応答制御、チェイニング制御等が行われる。又
、バケット制御層では、パケット網Ｇこ対する接続、切
断制御等が行われる。In the network control layer, as described above, message routing control, blocking and segmenting control, sequence number control, session level flow control, response control, chaining control, etc. are performed. Furthermore, in the bucket control layer, connection and disconnection control to the packet network G is performed.
通信共通制御部１２０は、以上の階層の処理を行うと、
対応する回線対応部（例えば１１０Ｉとする）に割込み
を行う。When the communication common control unit 120 performs the above hierarchical processing,
An interrupt is made to the corresponding line corresponding section (for example, 110I).
割込みを受けた回線対応部１１０１は、データリンク制
御層、バイトハンドリング層の処理を行う。この時、通
信共通制御部１２０のデータは、必要に応じて回線対応
部１１０１へ転送される。The line handling unit 1101 that received the interrupt performs processing of the data link control layer and byte handling layer. At this time, data from the communication common control section 120 is transferred to the line correspondence section 1101 as necessary.
この場合、回転対応部１１０Ｉのプロセ・ノサ１１１１
のメモリ空間１１２１に通信共通制御部１２０の実メモ
リが割り付けられているアドレス構造を持てば、通信共
通制御部１２０は、データの転送に対しそのプロセッサ
１２１が関与しなくても良い様にすることが出来る。こ
の様にすると、割込み後通信共通制御部１２０は開放さ
れて他の処理を行うことが出来るので、その処理効率を
向上させることが出来る。In this case, the processor 1111 of the rotation compatible part 110I
If the communication common control unit 120 has an address structure in which the real memory of the communication common control unit 120 is allocated to the memory space 1121 of the memory space 1121, the communication common control unit 120 can eliminate the need for the processor 121 to be involved in data transfer. I can do it. In this way, the post-interrupt communication common control unit 120 is freed up and can perform other processing, thereby improving its processing efficiency.
データリンク制御層では、前述の様に、フロー制御、送
受信制御、エラーリカバリ等が行われる。In the data link control layer, flow control, transmission/reception control, error recovery, etc. are performed as described above.
又、バイトハンドリング層では、同期制御、直並列変換
、モデム信号の制御等が行われる。Further, in the byte handling layer, synchronization control, serial/parallel conversion, modem signal control, etc. are performed.
なお、前述の様に１つの通信共振制御部に割り当てられ
る回線対応部の数はハードウェア的に固定的なものでな
く、回線速度や伝送制御手順等に動的に変化する負荷に
対しては、論理的に割付けを変更することが出来る。例
えば、回線速度が速く、データの単位時間当りの処理量
が多い場合には、通信共通制御部１個に対する回線対応
部の個数を少なくし、逆に回線速度が遅く、データの単
位時間当りの処理量が少ない場合は、通信共通制御部１
個に対する回線対応部の個数を多くする様にする。これ
により、単位時間当りの処理量が増加しても、通信共通
制御部でボトルネックが生じない様に調整することが出
来る。As mentioned above, the number of line support units assigned to one communication resonance control unit is not fixed in terms of hardware, and may vary depending on the load that dynamically changes due to line speed, transmission control procedure, etc. , the allocation can be changed logically. For example, if the line speed is fast and the amount of data processed per unit time is large, the number of line support units for one communication common control unit should be reduced; If the amount of processing is small, the communication common control unit 1
The number of line corresponding parts for each unit should be increased. Thereby, even if the amount of processing per unit time increases, adjustments can be made so that bottlenecks do not occur in the communication common control section.
以上本発明の一実施例について説明したが、本発明の各
構成は、この実施例の各構成に限定されるものではない
。例えば、回線対応部、通信共通制御部及びＣＰＵで分
担する通信制御時の各制御層の区分は、回線数の多寡に
より適宜変化させることが出来る。第４図は、バケット
制御層までの機能を回線対応部で分担する様にした場合
の例を示したものである。Although one embodiment of the present invention has been described above, each structure of the present invention is not limited to each structure of this embodiment. For example, the classification of each control layer during communication control shared by the line handling unit, communication common control unit, and CPU can be changed as appropriate depending on the number of lines. FIG. 4 shows an example in which the functions up to the bucket control layer are shared by the line support section.
なお、ＣＰＵ、通信共通制御部及び回線対応部の実装方
式は、第２図で説明した通りである。Note that the implementation method of the CPU, communication common control section, and line support section is as explained in FIG. 2.
以上説明した様に、本発明によれば次の諸効果が得られ
る。As explained above, according to the present invention, the following effects can be obtained.
（イ）実装部やスペースに無駄を生じることなく、通信
制御装置の通信共通制御部や回線対応部の増設を行うこ
とが出来る。(a) It is possible to add a communication common control section and a line support section of the communication control device without wasting mounting sections or space.
（ロ）回線数の増減や回線速度の変更等に対して柔軟に
対応することが出来る。(b) It is possible to flexibly respond to changes in the number of lines, changes in line speed, etc.
（ハ”）ＣＰＵの通信制御時の負荷を軽減させ、回線数
が増大してもＣＰＵの負荷が重くならない様にすること
が出来る。(c) It is possible to reduce the load on the CPU during communication control and prevent the load on the CPU from becoming heavy even when the number of lines increases.
第１図・・・本発明の基本構成の説明図、第２図・・・
本発明の通信制御装置及び中央処理装置の実装方式の説
明図、
第３図・・・本発明の一実施例の構成の説明図、第４図
・・・本発明の通信制御装置の機能分担例の説明図、
第５図・・・通信制御の階層構造の説明図、第６図・・
・従来の通信制御の機能分担の説明図、第７図・・・従
来の通信制御装置の構成の説明図、第８図・・・従来の
通信制御装置及び中央処理装置の実装方式の説明図。
第１図及び第３図において、
１００．１００’・・・通信制御装置、１１０ 、１．
１０′・・・回線対応部１２０，１２０’・・・通信共
通制御８
御部、１３０・・・共通バス、１５０・・・中央処理装
置（ＣＰ Ｕ） 。
特許出願人 富 士 通 株式会社第１図
従来め直ｉｔ歪１１悌呪機π凶毛
第６図
縦来り上イ答刺ぐ隙襲瓢ムひ°マ吹処９緩覆ＣＰＵ Ｏ
γ憂勿双
第８図
第７図Fig. 1...Explanatory diagram of the basic configuration of the present invention, Fig. 2...
An explanatory diagram of the implementation method of the communication control device and central processing unit of the present invention, Fig. 3... An explanatory diagram of the configuration of an embodiment of the present invention, Fig. 4... Functional division of the communication control device of the present invention An explanatory diagram of an example, Fig. 5... An explanatory diagram of the hierarchical structure of communication control, Fig. 6...
・An explanatory diagram of the division of functions in conventional communication control, Fig. 7 An explanatory diagram of the configuration of a conventional communication control device, Fig. 8 An explanatory diagram of the implementation method of a conventional communication control device and a central processing unit . 1 and 3, 100.100'...communication control device, 110, 1.
10'...Line correspondence unit 120, 120'...Communication common control 8 control unit, 130...Common bus, 150...Central processing unit (CPU). Patent Applicant: Fujitsu Co., Ltd. Figure 1 Conventional straight IT distortion 11 Cursed machine
Figure 8 Figure 7
Claims (3)
行う通信制御装置において、 （ａ）通信制御の下位制御層の処理を行う回線対応部（
１１０）と、 （ｂ）回線対応部（１１０）が行う通信制御よりも上位
制御層の処理を行う通信共通制御部（１２０）と、 （ｃ）回線対応部（１１０）、通信共通制御部（１２０
）及び中央処理装置（１５０）間の相互接続が行われる
共通バス（１３０）、 を備えたことを特徴とする通信制御装置。(1) In a communication control device that is connected to the central processing unit (150) and performs communication control, (a) a line support unit that performs lower control layer processing of communication control (
110); (b) a communication common control unit (120) that performs processing of a higher control layer than the communication control performed by the line support unit (110); (c) a line support unit (110), a communication common control unit (110); 120
) and a common bus (130) for interconnecting the central processing unit (150).
０）は、それぞれ独自のプロセッサ及びメモリを備え、
各部の制御層の処理を行うものであることを特徴とする
特許請求の範囲第１項記載の通信制御装置。(2) Line support section (110) and communication common control section (12)
0), each with its own processor and memory,
2. The communication control device according to claim 1, wherein the communication control device performs processing of a control layer of each part.
ータリンク制御層及びバイトハンドリング層を含み、通
信共通制御部（１２０）の処理する上位制御層はネット
ワーク制御層を含むものであることを特徴とする特許請
求の範囲第２項記載の通信制御装置。(3) The lower control layer processed by the line handling unit (110) includes a data link control layer and a byte handling layer, and the upper control layer processed by the communication common control unit (120) includes a network control layer. A communication control device according to claim 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022886A JPS62181552A (en) | 1986-02-06 | 1986-02-06 | Communication controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022886A JPS62181552A (en) | 1986-02-06 | 1986-02-06 | Communication controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62181552A true JPS62181552A (en) | 1987-08-08 |
| JPH058901B2 JPH058901B2 (en) | 1993-02-03 |
Family
ID=12095156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61022886A Granted JPS62181552A (en) | 1986-02-06 | 1986-02-06 | Communication controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62181552A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481552A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Link layer control system |
| JP2009512260A (en) * | 2005-10-06 | 2009-03-19 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Subscriber apparatus, communication controller of communication system, and method for realizing gateway function in subscriber apparatus of communication system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391543A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Installation system for hdlc circuit |
| JPS60223353A (en) * | 1984-04-20 | 1985-11-07 | Fujitsu Ltd | Data transfer system |
| JPS61264945A (en) * | 1985-05-20 | 1986-11-22 | Mitsubishi Electric Corp | Protocol parallel processing method for communication processing equipment |
| JPS6238060A (en) * | 1985-08-12 | 1987-02-19 | Matsushita Graphic Commun Syst Inc | Communication control equipment |
-
1986
- 1986-02-06 JP JP61022886A patent/JPS62181552A/en active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391543A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Installation system for hdlc circuit |
| JPS60223353A (en) * | 1984-04-20 | 1985-11-07 | Fujitsu Ltd | Data transfer system |
| JPS61264945A (en) * | 1985-05-20 | 1986-11-22 | Mitsubishi Electric Corp | Protocol parallel processing method for communication processing equipment |
| JPS6238060A (en) * | 1985-08-12 | 1987-02-19 | Matsushita Graphic Commun Syst Inc | Communication control equipment |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481552A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Link layer control system |
| JP2009512260A (en) * | 2005-10-06 | 2009-03-19 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Subscriber apparatus, communication controller of communication system, and method for realizing gateway function in subscriber apparatus of communication system |
| US8792508B2 (en) | 2005-10-06 | 2014-07-29 | Robert Bosch Gmbh | Subscriber and communication controller of a communication system and method for implementing a gateway functionality in a subscriber of a communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH058901B2 (en) | 1993-02-03 |
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