JPS62181552A

JPS62181552A - 通信制御装置

Info

Publication number: JPS62181552A
Application number: JP61022886A
Authority: JP
Inventors: Takeshi Nakayama; 毅中山; Koichi Nie; 贄　浩一; Masahiro Hitomi; 政弘一見; Shinji Shihara; 真二紫原; Tatsuo Kimura; 辰雄木村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-02-06
Filing date: 1986-02-06
Publication date: 1987-08-08
Also published as: JPH058901B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕通信制御の下位制御層の処理を行う回線対応部及び上位
制御層の処理を行う通信共通制御をＣＰＵと一本の共通
バスで相互接続する。これにより、通信制御装置の実装
をハードウェア的に無駄なく行うことが出来ると共に回
線数及び負荷の増減に対し柔軟性を持たせることが出来
、更にＣＰＵの負担を大幅に軽減することが可能となる
。

〔産業上の利用分野〕

本発明は、中央処理装置（以下、ＣＰＵという）と接続
される通信制御装置、特に、回線の増減、回線速度の変
更等に対してハード的にもソフト的にも柔軟に対応出来
、ＣＰＵの負荷を軽減出来る様に改良された通信制御装
置に関する。

〔従来の技術〕

一般に汎用計算機の通信制御は、第５図に示す様に、ア
プリケーションソフト（ＡＰＬ）からネットワーク制御
層（ＮＡ層）、パケット制御層、データリンク制御１ｉ
（ＤＬＣＪり及びバイトハンドリング層（ＢＨ層）とい
った階層構造のプログラムにより処理が行われている。

ネットワーク制御層では、トランスミッションヘッダ及
びリクエスト／レスポンスヘッダによるメソセージのル
ーティング制御、ブロッキング及びセグメンティング制
御、シーケンス番号制御、並びにセツションレベルのフ
ロー制御、応答制御、チェイニング制御等の処理が行わ
れる。

パケット制御層では、パケット網に対する接続、切断制
御等の処理が行われる。バケット伝送を行わないときは
、このパケット制御層は必要でない。

データリンク制御層では、フロー制御、送受信制御、エ
ラーリカバリ等の処理が行われる。

バイトハンドリング層では、同期制御、直並列変換、モ
デム信号の制御等の処理が行われる。

この様な通信制御の機能をＣＰＵと通信制御装置で分担
する場合、従来は、第６図に示す様に、通信制御層はバ
イトハンドリング層の処理のみを行ない、データリンク
制御層以上の各上位階層の処理はＣＰＵ側で行っていた
。

従来の通信制御装置は、第７図に３００で示す様に、内
部に複数の回線対応部（３１０＋、３１０□等）及びこ
れらの回線対応部に一本の内部バス３２０を介して接続
される共通制御部３３０を備えている。

各回線対応部は、データの直並列変換回路、モデム信号
制御回路等の受動回路（図示ぜす）を備え、又、共通制
御部３３０は、プロセッサ３３１、メモリ３３２を備え
、これらによりバイトハンドリング層の処理を行う。共
通制御部３３０は、ＣＰＵ３５０の外部バス３６０を介
してＣＰＵ３５０に接続されている。

回線数が増加し、１個の共通制御部で処理が困難となっ
た場合や速度の異なる回線数を増加する場合は、第７図
に示す様に、複数の通信制御部がＣＰＵの外部バス３６
０に並列に接続される形で、共通制御部を外部バス３６
０に接続し、更に内部バスを介してその共通制御部に各
回線対応部を接続することにより、回線数の増加を行っ
ていた。

〔発明が解決しようとする問題点〕

従来、通信制御装置を増設する場合は、前述の様に、Ｃ
ＰＵの外部バス３６０に並列に共通制御部を接続し、更
に内部バスを介してその共通制御部に各回線対応部を接
続していたが、これらＣＰＵ３５０及び通信制御装置３
００は、第８図に示す方式で実装されていた。

第８図において、４１０はＣＰＵ３５０が実装されるＣ
ＰＵ実装部、４２０は共通制御部３２０が実装される共
通制御部実装部、４３０は各回線対応部３１０が実装さ
れる回線対応部実装部、４４０はｃｐｕと共通制御部を
接続する外部バス（第７図の外部バス３６０に当る）、
４５０は共通制御部と各回線対応部を接続する内部バス
（第７図の内部バス３２０に当る）である。

この構成で、新たに共通制御部及びそれに共通制御され
る各回線対応部を増設する場合は、第８図に示す様に、
新たな共通制御部実装部４２０′及び回線対応部実装部
４３０′を増設し、ＣＰＵと増設された共通制御部間は
外部バス４４０′で接続され、増設された共通制御部と
各回線対応部間は内部バス４５０′で接続される。

この場合、回線対応部実装部４３０に空きが存在してい
ても、外部バス４４０と内部バス４５０のインタフェー
スが必ずしも一致していない為、回線対応部実装部４３
０の空き部分に増設される共通制御部や回線対応部を収
納することは出来ない。

この様に、従来の通信制御装置では、ＣＰＵと通信制御
装置の共通制御部間を一本の外部バスで接続し、共通制
御部と回線対応部間を一本の内部バスで接続していた為
、新たに共通制御部及びその回線対応部を増設する場合
は、従来の回線対応部実装部に空き部分があっても新た
に共通制御部及びその回線対応部に対する実装部を新た
に増設しなければならなくなり、従来の回線対応部実装
部と新たに増設された回線対応部実装部の両者に空き部
分が生じ、実装部やスペースが有効に利用されないとい
う問題があった。

又、最近の様にオンライン処理の比重が高くなるにつれ
、それまでＣＰＵで行っていてもそれ程負荷とはならな
かったデータリンク制御層より上位層の処理がＣＰＵに
とって負担となりはしめ、ＣＰＵの他の処理への影響が
大きくなってきたが、この問題は、回線数を増加した場
合に更に顕著となるという問題があった。

本発明は、実装部やスペースに無駄を生じることなく通
信制御装置の通信共通制御や回線対応部の増設が可能で
あり、回線数の増加や回線速度の変更に対して柔軟に対
応することが出来、更に、ＣＰＵの通信制御時の負荷を
軽減させ、回線数が増大してもＣＰＵの負荷が重くなら
ない様に改良した通信制御装置を提供することを目的と
する。

〔問題点を解決するための手段〕

従来の通信制御装置における前述の問題点を解決する為
に本発明が講じた手段を、第１図を参照して説明する。

第１図は、本発明の基本構成をブロック図で示したもの
である。

第１図において、１００は本発明に係る通信制御装置で
あり、１５０はＣＰＵである。

通信制御装置１００において、１１０は回線対応部で、
通信制御の下位制御層の処理を行う。

１２０は通信共通制御部で、回線対応部１１０が行う通
信制御よりも上位制御層の処理を行う。

１３０は共通バスで、回線対応部１１０、通信共通制御
部１２０及びＣＰＵＩ　５０間の相互接続が行われる。

通信制御装置を増設するときは、増設される通信共通制
御部及びその回線対応部は、前述の通信共通制御部１２
０及び回線対応部１１０の場合と同様に、共通バス１３
０に共通に接続される。

〔作　用〕

ＣＰＵ１．５０、通信共通制御部１２０及び回線対応部
１１０は、第５図に示した通信制御時の各制御階層の処
理を適宜分担し、回線対応部１１０は下位制御層の処理
を行い、通信共通制御部１２０はそれよりも上位制御層
の処理を行い、ＣＰＵ１５０は最上位の制御を行う。

本発明の通信制御装置の回線対応部１１０が行う下位層
の制御には、従来の通信制御装置の行っていたバイトハ
ンドリング層のみならず、その上位のデータリンク層の
処理を行わせることが出来る。これは、回線対応部１１
０に独自のプログラムとメモリ　（図示せず）を設ける
ことにより実行可能である。

その場合、通信共通制御部１２０に、従来ＣＰＵが行っ
ていたネットワーク制御層に至るまでの処理を実行させ
ることが出来る。これらの処理は、通信共通制御部１２
０内に独自のプロセッサとメモリを設けることにより実
行可能である。

これにより、ＣＰＵがそれまで行っていた通信制御時の
各処理が大幅に軽減され、通信制御装置の増設を容易に
行うことが出来る。

次に、本発明の通信制御装置の実装方式を第２図を参照
して説明する。第２図は、本発明に係る通信制御装置の
実装方式の説明図である。

第２図において、２１０は回線対応部実装部で、通信制
御装置の回線対応部１１０が実装される。

２２０は通信共通制御部実装部で、通信制御装置の通信
共通制御部１２０が実装される。２５０はＣＰＵ実装部
で、ＣＰＵ１５０が実装される。２３０は共通バスで、
第１図の共通バス１３０に対応するｃｐｕ、共通制御部
及び回線対応部が、この共通バス２３０を介して相互に
接続される。

なお、回線対応部実装部２１０及び通信共通制御部実装
部２２０の区分は固定的なものでなく、両者の境界及び
広さは、自由に調整可能なものである。

回線数が少く、１個の通信共通制御部で充分処理可能で
ある場合は、第２図（Ａ＞に示す様に１組の通信共通制
御部及び回線対応部が実装される。

いま、通信共通制御部及びその回線対応部を増設する場
合、実装部に第２図（Ａ）に示す様な空き部分があった
とすると、その空き部分を利用して第２図（Ｂ）に示す
様に、新たな通信共通制御部２２０′及び回線対応部２
１０′を増設することが出来る。

又、回線速度を変更する場合も、同様にして新たに増設
される通信共通制御部及びその回線対応部を実装するこ
とが出来る。この場合、例えば回線速度を２倍にして同
じ通信容量を実現しようとする場合は、回線数は半分で
済むので、仮に実装部分に空きが無くても、回線数を半
分にしたことによって生じた空き実装部分を利用して、
回線速度を２倍にするために新たに追加された通信共通
制御部を実装することが出来る。

以上の様にして、ハードウェアやスペース無駄を生じる
ことなく通信制御装置の増設が可能となり、回線の増設
や回線速度の変更に対し柔軟に対応することが出来、更
に、ＣＰＵの通信制御時の負荷を軽減させ、回線数が増
加されてもｃＰＵの負荷が重くなるのを阻止することが
出来る。

〔実施例〕

本発明の実施例を、第３図を参照して説明する。

第３図は、本発明の一実施例の構成をブロック図で示し
たものである。

（Ａ）実施例の構成第３図において、通信制御装置１．　ＯＯ１回線対応部
１１０、通信共通制御部１２０、共通バス１３０及びＣ
ＰＵＩ　５０については、第１図で説明した通りである
。なお、回線対応部１１０は複数個設置されるので、サ
フィックス“１，２．３”等を付して区別する。又、増
設された通信制御装置及びその内部の通信共通制御部と
回線対応部には、ダッシュを付して区別する。

共通バス１３０において、１３０Ａは双方向性のアドレ
スバスであり、１３０Ｂは双方向性のデータバスである
。

各回線対応部において、１１１はマイクロプロセッサ（
μｐ）、１１２はメモリ　（ＭＥＭ）　、１１３及び１
１４は回線接続制御部（ＬＣ＞である。

各回線対応部のものを区別する場合には、サフィックス
“１，２．３”等が付される。

各回線対応部は、その内部に設けられたマイクロプロセ
ッサ１１１及びメモリ１１２により、それに接続される
各回線に対するデータリンク層及びバイトハンドリング
層の処理を行う。

各通信共通制御部１２０及び１２０′において、１２１
及び１２１′はマイクロプロセッサであり、１２２及び
１２２′はメモリである。各通信共通制御部１２０，１
２０’　は、その内部に設けられたマイクロプロセッサ
１２１，１２１’及びメモリ１２２，１２２’により、
ネットワーク制御層の処理、及びパケット網に対して通
信を行う場合は、バケット制御層の処理を行う。

通信共通制御部は、回線対応部の数により、負荷に応じ
て複数枚実装する。第３図の実施例では、回線対応部３
個（１個４回線で合計１２回線）に対し１個の通信共通
制御部を割り当てている。

この割当てはハードウェア的に固定になっていない。即
ち、回線速度や伝送制御手順の選択によって動的に変化
する負荷に対し、論理的に割付けを変えることが出来る
。従って、第３図で、増設された通信制御装置とその内
部の通信共通制御部及び各回線対応部を１００’　　、
１１０’　　、１２０’等で示したのは１つの例示であ
る。

ＣＰＵＩ　５０において、１５１はプロセッサ（ＰＵ）
、１５２はメモリ　（ＭＥＭ）で、これらにより各通信
制御装置に対する通信制御を行う。

〔実施例の動作〕

ＣＰＵのアプリケーションから通信の要求が生じると、
その通信を制御する通信共通制御部（例えば１２０の方
とする）に割込みが行われる。

割込みを受けた通信共通制御部１２０は、ｃｐＵ１５０
から相手先及びデータを受は取り、ネットワーク制御層
の処理及びパケット網に対し通信を行う場合はバケット
制御層の処理を行う。

ネットワーク制御層では、前述の様にメツセージのルー
ティング制御、ブロッキング及びセグメンティング制御
、シーケンス番号制御、並びにセソションレベルのフロ
ー制御、応答制御、チェイニング制御等が行われる。又
、バケット制御層では、パケット網Ｇこ対する接続、切
断制御等が行われる。

通信共通制御部１２０は、以上の階層の処理を行うと、
対応する回線対応部（例えば１１０Ｉとする）に割込み
を行う。

割込みを受けた回線対応部１１０１は、データリンク制
御層、バイトハンドリング層の処理を行う。この時、通
信共通制御部１２０のデータは、必要に応じて回線対応
部１１０１へ転送される。

この場合、回転対応部１１０Ｉのプロセ・ノサ１１１１
のメモリ空間１１２１に通信共通制御部１２０の実メモ
リが割り付けられているアドレス構造を持てば、通信共
通制御部１２０は、データの転送に対しそのプロセッサ
１２１が関与しなくても良い様にすることが出来る。こ
の様にすると、割込み後通信共通制御部１２０は開放さ
れて他の処理を行うことが出来るので、その処理効率を
向上させることが出来る。

データリンク制御層では、前述の様に、フロー制御、送
受信制御、エラーリカバリ等が行われる。

又、バイトハンドリング層では、同期制御、直並列変換
、モデム信号の制御等が行われる。

なお、前述の様に１つの通信共振制御部に割り当てられ
る回線対応部の数はハードウェア的に固定的なものでな
く、回線速度や伝送制御手順等に動的に変化する負荷に
対しては、論理的に割付けを変更することが出来る。例
えば、回線速度が速く、データの単位時間当りの処理量
が多い場合には、通信共通制御部１個に対する回線対応
部の個数を少なくし、逆に回線速度が遅く、データの単
位時間当りの処理量が少ない場合は、通信共通制御部１
個に対する回線対応部の個数を多くする様にする。これ
により、単位時間当りの処理量が増加しても、通信共通
制御部でボトルネックが生じない様に調整することが出
来る。

以上本発明の一実施例について説明したが、本発明の各
構成は、この実施例の各構成に限定されるものではない
。例えば、回線対応部、通信共通制御部及びＣＰＵで分
担する通信制御時の各制御層の区分は、回線数の多寡に
より適宜変化させることが出来る。第４図は、バケット
制御層までの機能を回線対応部で分担する様にした場合
の例を示したものである。

なお、ＣＰＵ、通信共通制御部及び回線対応部の実装方
式は、第２図で説明した通りである。

〔発明の効果〕

以上説明した様に、本発明によれば次の諸効果が得られ
る。

（イ）実装部やスペースに無駄を生じることなく、通信
制御装置の通信共通制御部や回線対応部の増設を行うこ
とが出来る。

（ロ）回線数の増減や回線速度の変更等に対して柔軟に
対応することが出来る。

（ハ”）ＣＰＵの通信制御時の負荷を軽減させ、回線数
が増大してもＣＰＵの負荷が重くならない様にすること
が出来る。

【図面の簡単な説明】

第１図・・・本発明の基本構成の説明図、第２図・・・
本発明の通信制御装置及び中央処理装置の実装方式の説
明図、第３図・・・本発明の一実施例の構成の説明図、第４図
・・・本発明の通信制御装置の機能分担例の説明図、第５図・・・通信制御の階層構造の説明図、第６図・・
・従来の通信制御の機能分担の説明図、第７図・・・従
来の通信制御装置の構成の説明図、第８図・・・従来の
通信制御装置及び中央処理装置の実装方式の説明図。第１図及び第３図において、１００．１００’・・・通信制御装置、１１０　、１．
１０′・・・回線対応部１２０，１２０’・・・通信共
通制御８御部、１３０・・・共通バス、１５０・・・中央処理装
置（ＣＰ　Ｕ）　　。特許出願人　　　富　士　通　株式会社第１図従来め直ｉｔ歪１１悌呪機π凶毛第６図縦来り上イ答刺ぐ隙襲瓢ムひ°マ吹処９緩覆ＣＰＵ　Ｏ
γ憂勿双第８図第７図

Claims

【特許請求の範囲】

（１）中央処理装置（１５０）と接続されて通信制御を
行う通信制御装置において、（ａ）通信制御の下位制御層の処理を行う回線対応部（
１１０）と、（ｂ）回線対応部（１１０）が行う通信制御よりも上位
制御層の処理を行う通信共通制御部（１２０）と、（ｃ）回線対応部（１１０）、通信共通制御部（１２０
）及び中央処理装置（１５０）間の相互接続が行われる
共通バス（１３０）、を備えたことを特徴とする通信制御装置。
（２）回線対応部（１１０）及び通信共通制御部（１２
０）は、それぞれ独自のプロセッサ及びメモリを備え、
各部の制御層の処理を行うものであることを特徴とする
特許請求の範囲第１項記載の通信制御装置。
（３）回線対応部（１１０）の処理する下位制御層はデ
ータリンク制御層及びバイトハンドリング層を含み、通
信共通制御部（１２０）の処理する上位制御層はネット
ワーク制御層を含むものであることを特徴とする特許請
求の範囲第２項記載の通信制御装置。