JPS62183165A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62183165A JPS62183165A JP61023742A JP2374286A JPS62183165A JP S62183165 A JPS62183165 A JP S62183165A JP 61023742 A JP61023742 A JP 61023742A JP 2374286 A JP2374286 A JP 2374286A JP S62183165 A JPS62183165 A JP S62183165A
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- Japan
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- polycrystalline silicon
- type
- semiconductor device
- layer
- gate electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するもので、特にＣ
ＭＩＳＦＥＴを備えた半導体装置の製造に利用して有効
な技術に関するものである。
ＭＩＳＦＥＴを備えた半導体装置の製造に利用して有効
な技術に関するものである。
Ｃ（木目桶型）ＭＩＳＦＥＴにおいてはＮＭＩＳＦＥＴ
及びＰＭＩＳＦＥＴのゲート電極をともにＮ型不純物を
ドープした多結晶シリコンにより構成している（例えば
特開昭５６−１１８３６６号公報など）。
及びＰＭＩＳＦＥＴのゲート電極をともにＮ型不純物を
ドープした多結晶シリコンにより構成している（例えば
特開昭５６−１１８３６６号公報など）。
これは第１には、ゲート電極をＮ型の半導体で構成する
ことにより、同一のチャネルドープでＮチャネル型ＭＩ
５ＦＥＴ （ＮＭＩ ５ＦＥＴ）もＰチャネル型ＭＩ
５ＦＥＴ （ＰＭＩ ５ＦＥＴ）も同時にエンハンス
メント型のＭＩＳＦＥＴを構成できる為である。すなわ
ち、ＮＭＩＳＦＥＴにおいてはＰ型の基板領域にＰ型の
チャネルドープを行うことによりエンハンスメント型に
なる。ＰＭＩＳＦＥＴにおいては、Ｎ型の基板領域に前
記と同一のＰ型のチャネルドープを行うので、ゲート絶
縁膜に近い表面層はＰ型となってしまうが、ゲート電極
がＮ型である為に仕事関数の差によりエンハンスメント
型とすることができる。
ことにより、同一のチャネルドープでＮチャネル型ＭＩ
５ＦＥＴ （ＮＭＩ ５ＦＥＴ）もＰチャネル型ＭＩ
５ＦＥＴ （ＰＭＩ ５ＦＥＴ）も同時にエンハンス
メント型のＭＩＳＦＥＴを構成できる為である。すなわ
ち、ＮＭＩＳＦＥＴにおいてはＰ型の基板領域にＰ型の
チャネルドープを行うことによりエンハンスメント型に
なる。ＰＭＩＳＦＥＴにおいては、Ｎ型の基板領域に前
記と同一のＰ型のチャネルドープを行うので、ゲート絶
縁膜に近い表面層はＰ型となってしまうが、ゲート電極
がＮ型である為に仕事関数の差によりエンハンスメント
型とすることができる。
第２にはゲート電極に連なる配線が同一導電型であるの
でＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとのゲート電極の接
続において、両者を連続して接続でき、アルミニウム配
線等を介した余分な接続領域を必要としないことである
。
でＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとのゲート電極の接
続において、両者を連続して接続でき、アルミニウム配
線等を介した余分な接続領域を必要としないことである
。
ところで、本発明者が検討したところ上記の技術は以下
の欠点を有することが明らかとなった。
の欠点を有することが明らかとなった。
ＣＭＩＳＦＥＴのソース及びドレイン形成の為に、ゲー
ト電極をマスクとして、ゲート電極に対し、自己整合的
に不純物注入を行う。
ト電極をマスクとして、ゲート電極に対し、自己整合的
に不純物注入を行う。
このとき、ＰＭＩＳＦＥＴにおいては、Ｎ型不純物をド
ープした多結晶シリコンをマスクとしたＰ型不純物を高
濃度にドープするので前記ゲート電極を構成するＮ型多
結晶シリコン中にもドープされ、多結晶シリコン中の実
効的なキャリア濃度が低下してしまう。この結果、多結
晶シリコンの比抵抗が増大し、配線抵抗が増すとともに
、アルミニウム配線との接触抵抗が増すという問題が生
ずる。
ープした多結晶シリコンをマスクとしたＰ型不純物を高
濃度にドープするので前記ゲート電極を構成するＮ型多
結晶シリコン中にもドープされ、多結晶シリコン中の実
効的なキャリア濃度が低下してしまう。この結果、多結
晶シリコンの比抵抗が増大し、配線抵抗が増すとともに
、アルミニウム配線との接触抵抗が増すという問題が生
ずる。
ＮＭＩＳＦＥＴにおいても同様の問題が生ずることが明
らかとなった。すなわち、ＮＭＩＳＦＥＴにおいては、
Ｎ型の多結晶シリコンをマスクとして、高濃度のＮ型不
純物をドーグする場合、Ｎ型の多結晶シリコン中にＮ型
の不純物が注入されるので、実効キャリア濃度は更に増
加し、多結晶シリコンの抵抗及びアルミニウム配線との
接触抵抗は下がると考えられるが、実際はその逆となっ
てしまう。この現象は次の組合せの場合発生する。
らかとなった。すなわち、ＮＭＩＳＦＥＴにおいては、
Ｎ型の多結晶シリコンをマスクとして、高濃度のＮ型不
純物をドーグする場合、Ｎ型の多結晶シリコン中にＮ型
の不純物が注入されるので、実効キャリア濃度は更に増
加し、多結晶シリコンの抵抗及びアルミニウム配線との
接触抵抗は下がると考えられるが、実際はその逆となっ
てしまう。この現象は次の組合せの場合発生する。
■ 多結晶シリコン中の不純物濃度が比較的低い場合
■ ソース・ドレインの不純物ドープをイオン注入を用
いたヒ素で行った場合 ■ イオン注入後の熱処理を低温で行った場合この原因
は明らかではないが、ヒ素が多結晶シリコン中で偏析し
やすいこと、及び、低温で熱処理することにより、イオ
ン注入で発生した欠陥等を回復できないことに起因する
と考えられる。
いたヒ素で行った場合 ■ イオン注入後の熱処理を低温で行った場合この原因
は明らかではないが、ヒ素が多結晶シリコン中で偏析し
やすいこと、及び、低温で熱処理することにより、イオ
ン注入で発生した欠陥等を回復できないことに起因する
と考えられる。
本発明の目的は多結晶シリコン配線の抵抗及び多結晶シ
リコン配線とアルミニウムとの接触抵抗の増大を防止す
る技術を提供することにある。
リコン配線とアルミニウムとの接触抵抗の増大を防止す
る技術を提供することにある。
本発明の他の目的は、配線抵抗及び接触抵抗による信号
伝搬速度の遅延の増大を防止することにある。
伝搬速度の遅延の増大を防止することにある。
本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記載及び添付図面から明らかになるであろう。
細書の記載及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要ｌ簡単に説明すれば下記のとおりである。
要ｌ簡単に説明すれば下記のとおりである。
すなわち、ソース・ドレイン領域形成のための不純物ド
ープを行う場合において、ゲート電極に連なる配線層と
アルミニウム配線層との接続部分及びこの接続部分に連
なる前記配線層の少なくとも一部にマスクを被せる。
ープを行う場合において、ゲート電極に連なる配線層と
アルミニウム配線層との接続部分及びこの接続部分に連
なる前記配線層の少なくとも一部にマスクを被せる。
上記した手段によれば、前記不純物のドープを防止する
ことができ、前記配線層とアルミニウム配線層との接触
抵抗の増加を防止できる。
ことができ、前記配線層とアルミニウム配線層との接触
抵抗の増加を防止できる。
第１図〜第２Ｃ図は本発明の実施例であるＣＭＩｓ型半
導体装置を示し、第２Ａ図、第２Ｂ図及び第２Ｃ図は、
夫々、第１図の切断線２人、２Ｂ及び２Ｃに沿りた断面
図である。
導体装置を示し、第２Ａ図、第２Ｂ図及び第２Ｃ図は、
夫々、第１図の切断線２人、２Ｂ及び２Ｃに沿りた断面
図である。
ＮＭＩＳＦＥＴＱＮは、Ｐ−型シリコン半導体からなる
基板１の主表面に形成されたゲート絶縁膜４、この上に
形成されたゲート電極５及びゲート電極５Ｖｃ自己整合
的に形成されたＮ＋型半導体領域からなるソース又はド
レイン領域６からなる。
基板１の主表面に形成されたゲート絶縁膜４、この上に
形成されたゲート電極５及びゲート電極５Ｖｃ自己整合
的に形成されたＮ＋型半導体領域からなるソース又はド
レイン領域６からなる。
ＰＭＩＳＦＥＴＱｐは、Ｐ−型半導体基板１内に形成さ
れたＮ−型ウェル領域３内に形成される。
れたＮ−型ウェル領域３内に形成される。
ＰＭＩＳＦＥＴＱｐは、半導体基板１の主表面に形成さ
れたゲート絶縁膜４、この上に形成されたゲート電極５
及びゲート電極５に自己整合的に形成されたＰ＋型半導
体領域からなるソース又はドレイン領域７からなる。
れたゲート絶縁膜４、この上に形成されたゲート電極５
及びゲート電極５に自己整合的に形成されたＰ＋型半導
体領域からなるソース又はドレイン領域７からなる。
Ｎ及びＰＭＩＳＦＥＴＱＮ及びＱｐの形状は、半導体基
板１を選択的に熱酸化することによって形成されたフィ
ールド酸化膜２によって規定される。ゲート絶縁膜４及
びゲート電極５は、夫々、シリコン酸化膜及び多結晶シ
リコン膜からなる。
板１を選択的に熱酸化することによって形成されたフィ
ールド酸化膜２によって規定される。ゲート絶縁膜４及
びゲート電極５は、夫々、シリコン酸化膜及び多結晶シ
リコン膜からなる。
Ｎ及びＰＭＩＳＦＥＴＱＮ及びＱｐのソース・ドレイン
領域６及び７には、夫々、アルミニウム配線層９が接続
されている。配線層９は、ＰＳＧ（リンシリケートガラ
ス）からなる層間絶縁膜８上に形成される。層間絶縁膜
８に形成されたコンタクトホールを通して、第２Ａ図に
示すように、ゲート電極５に対しても、配線層９が接続
される。
領域６及び７には、夫々、アルミニウム配線層９が接続
されている。配線層９は、ＰＳＧ（リンシリケートガラ
ス）からなる層間絶縁膜８上に形成される。層間絶縁膜
８に形成されたコンタクトホールを通して、第２Ａ図に
示すように、ゲート電極５に対しても、配線層９が接続
される。
配線層９によって、Ｎ及びＰＭＩ ５ＦＥＴのドレイン
領域６及び７は互いに接続されている。
領域６及び７は互いに接続されている。
このような構造において、ソース及びドレイン領域６，
７形成のためのイオン打込みを行うに際して、第１図に
示すマスクＭ１〜Ｍ４が用いられろ。
７形成のためのイオン打込みを行うに際して、第１図に
示すマスクＭ１〜Ｍ４が用いられろ。
第１図に示す半導体装置は、次のように形成される。
まずＰ−型単結晶シリコンからなる半導体基板１の一部
にＮ−型ウェル領域３を形成し、次いで基板１の選択的
な熱酸化によってフィールド絶縁膜２を形成する。
にＮ−型ウェル領域３を形成し、次いで基板１の選択的
な熱酸化によってフィールド絶縁膜２を形成する。
次に、フィールド絶縁膜２が形成された領域以外の部分
に、基板１の熱酸化によりゲート絶縁膜４を形成する。
に、基板１の熱酸化によりゲート絶縁膜４を形成する。
次に、ＣＶＤ法によって、基板１上全面に多結晶シリコ
ン層を堆積し、これに、例えばリンを導入する。これに
より、多結晶シリコン層のシート抵抗値を６０Ω／ロ〜
８０Ω／口とする。この後、フォトリソグラフィにより
、多結晶シリコン層を選択的に除去して、ゲート電極５
を形成する。
ン層を堆積し、これに、例えばリンを導入する。これに
より、多結晶シリコン層のシート抵抗値を６０Ω／ロ〜
８０Ω／口とする。この後、フォトリソグラフィにより
、多結晶シリコン層を選択的に除去して、ゲート電極５
を形成する。
次に、ＮＭＩＳＦＥＴのＮ＋＋ソース・ドレイン領域６
をイオン打込みによって形成する。この不純物としては
ヒ素（又はリン）が用いられる。
をイオン打込みによって形成する。この不純物としては
ヒ素（又はリン）が用いられる。
不純物がＰＭＩＳＦＥＴＱｐ形成領域及び多結晶シリコ
ン層５の一部に導入されないようにするため、マスクＭ
１及びＭ２ （第１図で一点鎖線で示す）が形成される
。マスクＭｌ 、Ｍ２は、例えばレジスト膜からなる。
ン層５の一部に導入されないようにするため、マスクＭ
１及びＭ２ （第１図で一点鎖線で示す）が形成される
。マスクＭｌ 、Ｍ２は、例えばレジスト膜からなる。
マスクＭｌ 、Ｍ２を形成した状態で、ゲート電極５及
びフィールド絶縁膜２をマスクとしたヒ素のイオン打込
みを行う。マスクＭｌ、Ｍ２除去後アニールな行い、Ｎ
＋型領領域６形成する。
びフィールド絶縁膜２をマスクとしたヒ素のイオン打込
みを行う。マスクＭｌ、Ｍ２除去後アニールな行い、Ｎ
＋型領領域６形成する。
予めＮ型不純物が導入されて低抵抗化された多結晶シリ
コン層５に対して、その一部、つまりアルミニウム層９
との接続部及びその近傍には、Ｎ型不純物を再び導入し
ないように（高濃度にならないように）している。これ
によって、接続部での接触抵抗を小さくできる。なお、
接続部のみでなく、その近傍をもマスクＭ１及びＭ２で
覆うのが良い。接続部近傍に不純物が導入されても、間
係に、接触抵抗が増加してしまうからである。
コン層５に対して、その一部、つまりアルミニウム層９
との接続部及びその近傍には、Ｎ型不純物を再び導入し
ないように（高濃度にならないように）している。これ
によって、接続部での接触抵抗を小さくできる。なお、
接続部のみでなく、その近傍をもマスクＭ１及びＭ２で
覆うのが良い。接続部近傍に不純物が導入されても、間
係に、接触抵抗が増加してしまうからである。
マスクＭ２はマスクＭ１と同一工程で形成できるので、
工程の増加はない。
工程の増加はない。
また、マスクＭ１は、ＰＭＩＳＦＥＴＱｐ形成領域を覆
うマスクを延在させることにより、多結晶シリコン層５
とアルミニウム層９との接続部及びその近傍を覆うよう
にできる。
うマスクを延在させることにより、多結晶シリコン層５
とアルミニウム層９との接続部及びその近傍を覆うよう
にできる。
次に、ＰＭＩＳＦＥＴのＰ＋型ソース・ドレイン領域７
をイオン打込みによって形成する。この不純物としては
ボロンが用いられる。不純物がＮＭＩＳＦＥＴＱＮ形成
領域及び多結晶シリコン層５の一部に導入されないよう
にするため、マスクＭ３及びＭ４ （第１図で一点鎖線
で示″ｆ）が形成される。マスクＭ３．Ｍ４は、例えば
レジスト膜からなる。マスクＭ３．Ｍ４を形成した状態
で、ゲート電極５及びフィールド絶縁膜２をマスクとし
たボロンのイオン打込みを行う。マスクＭ３゜Ｍ４除去
後アニールを行い、Ｎ＋型領領域７形成する。
をイオン打込みによって形成する。この不純物としては
ボロンが用いられる。不純物がＮＭＩＳＦＥＴＱＮ形成
領域及び多結晶シリコン層５の一部に導入されないよう
にするため、マスクＭ３及びＭ４ （第１図で一点鎖線
で示″ｆ）が形成される。マスクＭ３．Ｍ４は、例えば
レジスト膜からなる。マスクＭ３．Ｍ４を形成した状態
で、ゲート電極５及びフィールド絶縁膜２をマスクとし
たボロンのイオン打込みを行う。マスクＭ３゜Ｍ４除去
後アニールを行い、Ｎ＋型領領域７形成する。
Ｎ型不純物が導入されて低抵抗化された多結晶シリコン
層５に対して、その一部、つまりアルミニウム層９との
接続部及びその近傍には、Ｐ型不純物を導入しないよう
にしている。これによって、接続部での接触抵抗を小さ
くできる。なお、接続部のみでなく、その近傍をもマス
クＭづ及びＭ＋で覆うのが良い。接続部近傍に不純物が
導入されても、同様に接触抵抗が増加してしまうからで
ある。
層５に対して、その一部、つまりアルミニウム層９との
接続部及びその近傍には、Ｐ型不純物を導入しないよう
にしている。これによって、接続部での接触抵抗を小さ
くできる。なお、接続部のみでなく、その近傍をもマス
クＭづ及びＭ＋で覆うのが良い。接続部近傍に不純物が
導入されても、同様に接触抵抗が増加してしまうからで
ある。
マスクＭ４は、マスクＭうと同一工程で形成できるので
、工程の増加は無い。
、工程の増加は無い。
また、マスクＭうは、ＮＭＩＳＦＥＴＱＡ／形成領域を
覆うマスクを延在させることにより、多結晶シリコン層
５とアルミニウム層９との接続部及びその近傍を覆うよ
うにできる。
覆うマスクを延在させることにより、多結晶シリコン層
５とアルミニウム層９との接続部及びその近傍を覆うよ
うにできる。
この後、ＣＶＤによって基板１上全面にＰＳＧ膜８を形
成し、これにフォトリソグラフィによりコンタクトホー
ルを形成する。次に、スパッタにより基板１上全面にア
ルミニウム層を形成し、これを選択的にエツチングして
、配線層９を形成する。そして、この上にＰＳＧ膜等か
らなる最終保護膜１０を形成する。
成し、これにフォトリソグラフィによりコンタクトホー
ルを形成する。次に、スパッタにより基板１上全面にア
ルミニウム層を形成し、これを選択的にエツチングして
、配線層９を形成する。そして、この上にＰＳＧ膜等か
らなる最終保護膜１０を形成する。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、ソース・ドレイン領域６及び／又は７形成のた
めのイオン打込みは、複数回行なわれるものであってよ
い。つまり、ＬＤＤ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄ
ｒａｉｎ）構造又は二重ドレイン構造のように、低濃度
及び高濃度の２回又はそれ以上のイオン打込みによって
、ソース・ドレイン領域６及び／又は７を形成してもよ
い。このとき、多結晶シリコン層５とアルミニウム層９
との接続部は、全てのイオン打込みのとき覆っても良い
し、高濃度（高ドーズ量）のイオン打込みのときのみ積
っても良い。
めのイオン打込みは、複数回行なわれるものであってよ
い。つまり、ＬＤＤ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄ
ｒａｉｎ）構造又は二重ドレイン構造のように、低濃度
及び高濃度の２回又はそれ以上のイオン打込みによって
、ソース・ドレイン領域６及び／又は７を形成してもよ
い。このとき、多結晶シリコン層５とアルミニウム層９
との接続部は、全てのイオン打込みのとき覆っても良い
し、高濃度（高ドーズ量）のイオン打込みのときのみ積
っても良い。
また、マスクＭ１〜Ｍ４は、ソース・ドレイン領域６及
び／又は７形成のためのイオン打込み以外のイオン打込
みの場合に形成しても、接触抵抗増加の防止に有効であ
る。例えば、スタティックランダム・アクセス・メモリ
（ＳＲＡＭ）において、ソフトエラーを防止するためＫ
Ｎ＋型層６下にＰ＋型層を形成するためのイオン打込み
を行う場合、有効である。
び／又は７形成のためのイオン打込み以外のイオン打込
みの場合に形成しても、接触抵抗増加の防止に有効であ
る。例えば、スタティックランダム・アクセス・メモリ
（ＳＲＡＭ）において、ソフトエラーを防止するためＫ
Ｎ＋型層６下にＰ＋型層を形成するためのイオン打込み
を行う場合、有効である。
マスクＭ１〜Ｍ４は独立の工程で形成できることは言う
までもない。
までもない。
本発明はＣＭＩＳ型半導体装置全般に有効に適用できる
が、特に、フローティングゲート電極を有するＭＩＳＦ
ＥＴ、例えば第３図に示すＥＰＲＯＭ （Ｅｒａｓａｂ
ｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ ＲｅａｄＯｎ
ｌｙ Ｍｅｍｏｒｙ ）において有効である。
が、特に、フローティングゲート電極を有するＭＩＳＦ
ＥＴ、例えば第３図に示すＥＰＲＯＭ （Ｅｒａｓａｂ
ｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ ＲｅａｄＯｎ
ｌｙ Ｍｅｍｏｒｙ ）において有効である。
ＥＦＲＯＭのメモリセルは、第３図に示すように、基板
１上に形成された第１ゲート絶縁膜４と、この上に形成
されたフローティングゲート電極５と、電極５を覆う第
２ゲート絶縁膜１１と、ワード線であるコントロールゲ
ート電極１２と、電極１２を覆う絶縁膜１３と、電極５
及び１２に対して自己整合的に設けられたＮ＋型ソース
・ドレイン領域５とからなる。第１図〜第２Ｃ図と同一
の符号を付した部分は、それらと同一の製造工程で形成
される。電極１２は、例えば多結晶シリコン膜からなる
。絶縁膜１１及び１３は、夫々、電極５及び１２の熱酸
化によって形成される。アルミニウム配線９はデータ線
として用いられる。
１上に形成された第１ゲート絶縁膜４と、この上に形成
されたフローティングゲート電極５と、電極５を覆う第
２ゲート絶縁膜１１と、ワード線であるコントロールゲ
ート電極１２と、電極１２を覆う絶縁膜１３と、電極５
及び１２に対して自己整合的に設けられたＮ＋型ソース
・ドレイン領域５とからなる。第１図〜第２Ｃ図と同一
の符号を付した部分は、それらと同一の製造工程で形成
される。電極１２は、例えば多結晶シリコン膜からなる
。絶縁膜１１及び１３は、夫々、電極５及び１２の熱酸
化によって形成される。アルミニウム配線９はデータ線
として用いられる。
なお、絶縁膜１１の形成と同時に、第１図〜第２０図に
示す電極５０表面にも、それを覆うように、シリコン酸
化膜（図示していない）が形成される。
示す電極５０表面にも、それを覆うように、シリコン酸
化膜（図示していない）が形成される。
このように、ＥＦＲＯＭのメモリセルのフローティング
ゲート電極と、メモリセルの周辺回路のＭＩＳＦＥＴの
ゲート電極とを同一工程で形成する時に、本発明が有効
である。
ゲート電極と、メモリセルの周辺回路のＭＩＳＦＥＴの
ゲート電極とを同一工程で形成する時に、本発明が有効
である。
すなわち、フローティングゲート５の不純物濃度は、そ
の周囲を覆う酸化膜１１との関係で、シート抵抗値６０
Ω／ロ〜１００Ω／口程度の低濃度とせざるに得ない。
の周囲を覆う酸化膜１１との関係で、シート抵抗値６０
Ω／ロ〜１００Ω／口程度の低濃度とせざるに得ない。
酸化膜１１は熱酸化により形成しているが、不純物（リ
ン）濃度が高くなると酸化速度が大となる。そのため生
成された酸化膜１１の膜質が悪くなるほか、第２ゲート
絶縁膜１１が厚くなってフローティングゲート５への電
荷の注入効率（書込効率）が低下したり、更には、第２
ゲート絶縁膜１１の膜厚のコントロールが難しくなる。
ン）濃度が高くなると酸化速度が大となる。そのため生
成された酸化膜１１の膜質が悪くなるほか、第２ゲート
絶縁膜１１が厚くなってフローティングゲート５への電
荷の注入効率（書込効率）が低下したり、更には、第２
ゲート絶縁膜１１の膜厚のコントロールが難しくなる。
従つく、電極５の不純物濃度を高くして電極５とアルミ
ニウム配線９とのコンタクト部分の抵抗を下げるという
ことはでき難いので、本発明は有効である。
ニウム配線９とのコンタクト部分の抵抗を下げるという
ことはでき難いので、本発明は有効である。
なお、電極５の厚さを大にして前記接触抵抗を下げると
いうことは、でき難い。何故なら、フローティングゲー
ト５の厚さも大となるのでメモリセルの高さが高くなり
、そのため、アルミニウム配線９は、断線しやすくなる
。
いうことは、でき難い。何故なら、フローティングゲー
ト５の厚さも大となるのでメモリセルの高さが高くなり
、そのため、アルミニウム配線９は、断線しやすくなる
。
また、電極５の上に厚い二酸化シリコン層を形成し、イ
オン打込みされるボロンイオンが電極５に達しないよう
にすることもでき難い。何故なら、第２ゲート絶縁膜１
１が厚くなり、メモリセルへの書込効率が低下してしま
う。
オン打込みされるボロンイオンが電極５に達しないよう
にすることもでき難い。何故なら、第２ゲート絶縁膜１
１が厚くなり、メモリセルへの書込効率が低下してしま
う。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
多結晶シリコン層とアルミニウム配線層との接続部分く
不純物のイオン打込みを行わないので、これらの間の接
触抵抗を小さくできる。
不純物のイオン打込みを行わないので、これらの間の接
触抵抗を小さくできる。
第１図は、本発明の一実施例を示す平面図、第２Ａ図、
第２Ｂ図及び第２Ｃ図は、夫々、第１図の２人、２Ｂ及
び２Ｃ切断線に沿う断面図、第３図は、本発明の他の実
施例を示す断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ウェル領域、４・・・ゲート絶縁膜、５・・・ゲー
ト電極、６．７・・・ソース・ドレイン領域、８，１０
・・・絶縁膜、９・・・アルミニウム配線層、１１・・
・第２ゲート絶縁膜、１２・・・コントロールゲート、
Ｍ１〜Ｍ４・・・不純物導入時のマスク。 、パ−＼ 代理人 弁理士 小 川 勝 男゛ 第 １ 図 第２Ａ図 第２Ｂｇ 第２Ｃ図 第 ３ 図
第２Ｂ図及び第２Ｃ図は、夫々、第１図の２人、２Ｂ及
び２Ｃ切断線に沿う断面図、第３図は、本発明の他の実
施例を示す断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ウェル領域、４・・・ゲート絶縁膜、５・・・ゲー
ト電極、６．７・・・ソース・ドレイン領域、８，１０
・・・絶縁膜、９・・・アルミニウム配線層、１１・・
・第２ゲート絶縁膜、１２・・・コントロールゲート、
Ｍ１〜Ｍ４・・・不純物導入時のマスク。 、パ−＼ 代理人 弁理士 小 川 勝 男゛ 第 １ 図 第２Ａ図 第２Ｂｇ 第２Ｃ図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の不純物が導入された多結晶シリコン層
とこれに接続されるアルミニウム層とを有する半導体装
置の製造方法であって、多結晶シリコン層に予め導入さ
れた不純物の他の第１又は第２導電型の不純物を導入す
る工程において、多結晶シリコン層とアルミニウム層と
の接続部分をマスクで覆うことを特徴とする半導体装置
の製造方法。 ２、多結晶シリコン層はＭＩＳＦＥＴのゲート電極であ
り、不純物導入工程はＭＩＳＦＥＴのソース・ドレイン
領域形成のための工程であることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。 ３、多結晶シリコンはフローティングゲート電極である
ことを特徴とする特許請求の範囲第２項記載の半導体装
置の製造方法。 ４、ＭＩＳＦＥＴは第１及び第２導電型のＭＩＳＦＥＴ
であることを特徴とする特許請求の範囲第２項記載の半
導体装置の製造方法。 ５、第１及び第２導電型は夫々Ｎ型及びＰ型であること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023742A JPS62183165A (ja) | 1986-02-07 | 1986-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023742A JPS62183165A (ja) | 1986-02-07 | 1986-02-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62183165A true JPS62183165A (ja) | 1987-08-11 |
Family
ID=12118760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61023742A Pending JPS62183165A (ja) | 1986-02-07 | 1986-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62183165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7665976B2 (en) | 2001-07-19 | 2010-02-23 | Hitachi, Ltd. | High pressure fuel pump for internal combustion engine |
| US8348639B2 (en) | 2001-06-04 | 2013-01-08 | Nok Corporation | Sealing device |
-
1986
- 1986-02-07 JP JP61023742A patent/JPS62183165A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8348639B2 (en) | 2001-06-04 | 2013-01-08 | Nok Corporation | Sealing device |
| US7665976B2 (en) | 2001-07-19 | 2010-02-23 | Hitachi, Ltd. | High pressure fuel pump for internal combustion engine |
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