JPS5817655A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5817655A JPS5817655A JP56115067A JP11506781A JPS5817655A JP S5817655 A JPS5817655 A JP S5817655A JP 56115067 A JP56115067 A JP 56115067A JP 11506781 A JP11506781 A JP 11506781A JP S5817655 A JPS5817655 A JP S5817655A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型絶縁ゲート電界効果半導体装置等の半導
体装置、例えばインバータ、ＨＡＮＤゲート回路用とし
て好適なＣＭ ＯＢ （ｃｏｍｐｌｅｍｅｎ −ｔａｒ
ｙｕｏｓ）の製造方法に関するものである。
体装置、例えばインバータ、ＨＡＮＤゲート回路用とし
て好適なＣＭ ＯＢ （ｃｏｍｐｌｅｍｅｎ −ｔａｒ
ｙｕｏｓ）の製造方法に関するものである。
この糧の０Ｍ０８を製造する方法において１例えばＮ型
シリコン基板の表面全体にリンを打込み、次いで基板上
に成長芒ゼた８１０ｍＪ［ｔ７オトエツチングで加工し
てＰ型つェル用のマスクを形成し。
シリコン基板の表面全体にリンを打込み、次いで基板上
に成長芒ゼた８１０ｍＪ［ｔ７オトエツチングで加工し
てＰ型つェル用のマスクを形成し。
このマスクを用いてボロンを選択的に打込み、熱処理で
ボロンを引伸ばし拡散してＰ型ウェルを形成することが
ある。そして次に、ｓｌｏ、マスクを除去した後に表面
酸化し、更ＫＰ型つェル上のみ１ｉＨ７オトレジストで
被覆した状態でＮ型シリコン面にリンを打込み、しかる
後に能動領域を決める耐酸′化マスク（窒化シリコン膜
）ｔ−基板上に設け、上記リン打込み領域上のみを７オ
トレジストで被ａしてＰ型ウェルのフィールド部にボロ
ンを打込むことがある。この場合、次の選択酸化工程に
よつて成長したフィールド８１ｏ１膜下には、上記のリ
ン及びボロンの打込み領域に対応した茸 型及びＰ＋型
チャネルストッパが夫々形成場れることになる。
ボロンを引伸ばし拡散してＰ型ウェルを形成することが
ある。そして次に、ｓｌｏ、マスクを除去した後に表面
酸化し、更ＫＰ型つェル上のみ１ｉＨ７オトレジストで
被覆した状態でＮ型シリコン面にリンを打込み、しかる
後に能動領域を決める耐酸′化マスク（窒化シリコン膜
）ｔ−基板上に設け、上記リン打込み領域上のみを７オ
トレジストで被ａしてＰ型ウェルのフィールド部にボロ
ンを打込むことがある。この場合、次の選択酸化工程に
よつて成長したフィールド８１ｏ１膜下には、上記のリ
ン及びボロンの打込み領域に対応した茸 型及びＰ＋型
チャネルストッパが夫々形成場れることになる。
しかしながら、本発明者の検討によれば、上記の方法で
は、各チャネルストッパを形成するためのイオン打込み
に使用するマスクとして、各打込み用のフォトレジスト
を別々に設ける必要があり、工数が増えると共に１各フ
オトレジストの位置合せが画情であり、作業性や精度の
面からみて適当な方法であるとけ言えないことが分った
。また、能動領域を決める友めの耐酸化マスクは、既に
形成されたＰ型ウェルの周縁部（具体的にけ、Ｐ型中エ
ル形成時の上記引伸ばし拡散の際に生じる基板表面の段
差）ｔ−マスク合ぜガイドとして形成丁゛るＣとＫなる
が、この段差は実際には次の８１０゜膜のエツチング及
び表面酸化工程を経て基板表面に薄く成長した５ｔｏｐ
膜に転化され、この８１０゜膜の段差上目安として耐酸
化マスクが被着される。
は、各チャネルストッパを形成するためのイオン打込み
に使用するマスクとして、各打込み用のフォトレジスト
を別々に設ける必要があり、工数が増えると共に１各フ
オトレジストの位置合せが画情であり、作業性や精度の
面からみて適当な方法であるとけ言えないことが分った
。また、能動領域を決める友めの耐酸化マスクは、既に
形成されたＰ型ウェルの周縁部（具体的にけ、Ｐ型中エ
ル形成時の上記引伸ばし拡散の際に生じる基板表面の段
差）ｔ−マスク合ぜガイドとして形成丁゛るＣとＫなる
が、この段差は実際には次の８１０゜膜のエツチング及
び表面酸化工程を経て基板表面に薄く成長した５ｔｏｐ
膜に転化され、この８１０゜膜の段差上目安として耐酸
化マスクが被着される。
従って、そうしたａｔｏｍのエツチング及び表面酸化と
いう王権が必要であって、この点でも工数が増え”るこ
とになる。
いう王権が必要であって、この点でも工数が増え”るこ
とになる。
従って、本発明の目的は、特にＰチャネル及びＮチャネ
ルの各工ＧＩＦＩＴ（工ｎ５ｕｌａｔａｄ ＧａｔｅＩ
Ｐｉｅ１４ ＢｆｆｆＳＱｔ ’ｒｒａｎａｉｓｔｏｒ
）の各チャネルストッパを作業性良く高精度に形成で
き、また能動領域も容易に規定できる方法を提供するこ
とにある。
ルの各工ＧＩＦＩＴ（工ｎ５ｕｌａｔａｄ ＧａｔｅＩ
Ｐｉｅ１４ ＢｆｆｆＳＱｔ ’ｒｒａｎａｉｓｔｏｒ
）の各チャネルストッパを作業性良く高精度に形成で
き、また能動領域も容易に規定できる方法を提供するこ
とにある。
この目的を達成するためＫ、本発明によれば。
能動領域會決める耐酸化マスクを形成した後にウェル領
域を決める第２のマスクを被着し、この第２のマスクを
用いて第１の不純物を選択的に導入し、次に引伸ばし拡
散でウェル形成後に、耐酸化マスクを用いて第２の不純
物を選択的に導入している。
域を決める第２のマスクを被着し、この第２のマスクを
用いて第１の不純物を選択的に導入し、次に引伸ばし拡
散でウェル形成後に、耐酸化マスクを用いて第２の不純
物を選択的に導入している。
以下、本発ＢＡｔ−図面に例示した実施例について詳細
に説明する。
に説明する。
まず第１図のように、Ｎ−型シリコン基板１の一生面ｔ
−酸化性雰囲気中で熱処理して薄いｓｉｏ３ｊ１ｇ２ｆ
：均一な厚みに形成し、更ＥＣのＢ ｉ Ｏｍ 膜２上
に化学的気相成長技術（ｃｖｎ）によって穿化シリコン
膜３ｔ−析出嘔ゼる。
−酸化性雰囲気中で熱処理して薄いｓｉｏ３ｊ１ｇ２ｆ
：均一な厚みに形成し、更ＥＣのＢ ｉ Ｏｍ 膜２上
に化学的気相成長技術（ｃｖｎ）によって穿化シリコン
膜３ｔ−析出嘔ゼる。
次いで１２図のように、常法に従ってフォトレジスト４
を所定パターンＩ／Ｃ＠’７１１シ、これをマスクとし
て下地の窒化シリコン膜３ｔ−エツチングし、徒述の０
Ｍ０８ｉ構成する各ＭＩ８ＦＩＣＴ（Ｍｅｔ−ａｌ Ｉ
ｎ５ｕｌａｔｏｒ ８ｅｍｉｃｏｎｌｕｃｔｏｒ Ｆｉ
ｅ１４１１！ｆｆｅ −ｃｔ Ｔｒａｎｓｉｓｔｏｒ
）の各能動領域を決める耐酸化マスク形状にノ々ターニ
ングする。゛従って、この耐酸化マスク３の除去部分５
の直下領域は両Ｍｆ８］ＦＩＩＴ’ｉ分離するためのフ
ィールド８１０！膜を形成丁べき領域となる。
を所定パターンＩ／Ｃ＠’７１１シ、これをマスクとし
て下地の窒化シリコン膜３ｔ−エツチングし、徒述の０
Ｍ０８ｉ構成する各ＭＩ８ＦＩＣＴ（Ｍｅｔ−ａｌ Ｉ
ｎ５ｕｌａｔｏｒ ８ｅｍｉｃｏｎｌｕｃｔｏｒ Ｆｉ
ｅ１４１１！ｆｆｅ −ｃｔ Ｔｒａｎｓｉｓｔｏｒ
）の各能動領域を決める耐酸化マスク形状にノ々ターニ
ングする。゛従って、この耐酸化マスク３の除去部分５
の直下領域は両Ｍｆ８］ＦＩＩＴ’ｉ分離するためのフ
ィールド８１０！膜を形成丁べき領域となる。
次いて纂３図のように１フォトレジスト４′ｆ：エツチ
ングで除去した後にボロンのイオンビーム６を全面に照
射する。この際、イオンの打込みエネルギーを選択する
ことＫよって、イオンビーム６ｉｊ８１０１膜２のみな
らず、窒化シリコン膜３ｔ−も透過場ゼ、基板１０表面
領域全体くボロン打込み領域７ｔ−例えば４Ｘ１Ｇ”ｃ
ｓ＋−” のドーズ量で一様に形成する。
ングで除去した後にボロンのイオンビーム６を全面に照
射する。この際、イオンの打込みエネルギーを選択する
ことＫよって、イオンビーム６ｉｊ８１０１膜２のみな
らず、窒化シリコン膜３ｔ−も透過場ゼ、基板１０表面
領域全体くボロン打込み領域７ｔ−例えば４Ｘ１Ｇ”ｃ
ｓ＋−” のドーズ量で一様に形成する。
次すで第４図のように、常法に従って、耐酸化マスク３
の開口５の一部ｔ−榎う如くにフォトレジスト８を一方
の耐酸化マスク３上にかけて被着する。このフォトレジ
スト８のパターンは、後記のｙ型ウェル及びＰ型つェル
會決めるものであるが、既に存在している耐−化マスク
３會基準（マスク合ゼガイド）としてフォトマスクを設
け、フォトエツチングでパターニング１九たものである
ことに着目丁べきである。
の開口５の一部ｔ−榎う如くにフォトレジスト８を一方
の耐酸化マスク３上にかけて被着する。このフォトレジ
スト８のパターンは、後記のｙ型ウェル及びＰ型つェル
會決めるものであるが、既に存在している耐−化マスク
３會基準（マスク合ゼガイド）としてフォトマスクを設
け、フォトエツチングでパターニング１九たものである
ことに着目丁べきである。
次込で第５図のように、フオトレジス）８＝ｉマスクと
してリンのイオンビーム９を全面に照射する。このイオ
ンビームのエネルギーは、リンイオンがフ“オドレジス
ト８は透過しないが８ｉ０１１Ｊ２及び耐酸化マスク３
を透過するように選択される。
してリンのイオンビーム９を全面に照射する。このイオ
ンビームのエネルギーは、リンイオンがフ“オドレジス
ト８は透過しないが８ｉ０１１Ｊ２及び耐酸化マスク３
を透過するように選択される。
これによって、フォトレジスト８で橿われていない領域
にある８１０．換２及び耐酸化マスク３の直下にリンを
打込み、ドーズ量８ＸｉＯ”ａｍ−” でリン打込み領
域１０會形成する。このリン打込み量は上記のボロン打
込み領域７より過剰で倍程度であるから、ボロン打込み
領域７のボロン濃度が相殺（コンペンセイション）され
てＨ型化し、リン打込み領域１０のリン濃度は相対的に
４Ｘ１０”鋼−雪程度となっている。
にある８１０．換２及び耐酸化マスク３の直下にリンを
打込み、ドーズ量８ＸｉＯ”ａｍ−” でリン打込み領
域１０會形成する。このリン打込み量は上記のボロン打
込み領域７より過剰で倍程度であるから、ボロン打込み
領域７のボロン濃度が相殺（コンペンセイション）され
てＨ型化し、リン打込み領域１０のリン濃度は相対的に
４Ｘ１０”鋼−雪程度となっている。
次いで第６図のように、フォトレジスト８をエツチング
で除去した後に熱処理を行なうことによって、ポロン打
込み領域７及びリン打込み領域１０の各不純物をドライ
ブ拡散せしめ、Ｐ型ウェル１１及びＮ型ウェル１２を互
いに隣接嘔ゼて形成する。
で除去した後に熱処理を行なうことによって、ポロン打
込み領域７及びリン打込み領域１０の各不純物をドライ
ブ拡散せしめ、Ｐ型ウェル１１及びＮ型ウェル１２を互
いに隣接嘔ゼて形成する。
次いで第７図のように、全面にボロンのイオンビーム１
３を過剰表ドーズ量、例えば４Ｘ１０”ｄ４で照射する
。この際、イオン打込みエネルギーは、ボロンが耐酸化
マスク３Ｆｉ透過し々いように選択し、Ｃれによって開
口５内の８１（ｈ［２のみを通してボロンを打込み、比
較的高濃度のポロン打込み領域１４を形成する。
３を過剰表ドーズ量、例えば４Ｘ１０”ｄ４で照射する
。この際、イオン打込みエネルギーは、ボロンが耐酸化
マスク３Ｆｉ透過し々いように選択し、Ｃれによって開
口５内の８１（ｈ［２のみを通してボロンを打込み、比
較的高濃度のポロン打込み領域１４を形成する。
次いで第８図のように゛、ｌＩ化性雰囲気中で熱処理を
行なうことによって、耐酸化マスク３の存在しない領域
に素子分離用の）゛イールドＥ１１０．膜１５會選択的
に成長もゼる。この際、Ｐ型ウェル１１の表面のボロン
打込み領域１４中のボロンが拡散してフィールド８１０
．膜１５下にＰ 型チャネルストッパ１６が形成される
。他方、Ｎ型ウェル１２の表面のボロン打込み領域１４
中のＰ型キャリア濃度はリンとのコンペンセイションに
よって幾分低くなっていると共に、成長したフィールド
５１０３膜１５下にリンが高濃度に集中し、かつボロン
はフィールド８１（ｈｄ１５中に食われる性質がある。
行なうことによって、耐酸化マスク３の存在しない領域
に素子分離用の）゛イールドＥ１１０．膜１５會選択的
に成長もゼる。この際、Ｐ型ウェル１１の表面のボロン
打込み領域１４中のボロンが拡散してフィールド８１０
．膜１５下にＰ 型チャネルストッパ１６が形成される
。他方、Ｎ型ウェル１２の表面のボロン打込み領域１４
中のＰ型キャリア濃度はリンとのコンペンセイションに
よって幾分低くなっていると共に、成長したフィールド
５１０３膜１５下にリンが高濃度に集中し、かつボロン
はフィールド８１（ｈｄ１５中に食われる性質がある。
この結果、フィールド８１０．膜ｉＳ下のＮ型ウェル１
２の表面はＭ型化して、Ｎ 型チャネルストッパ１７が
形成場れる、また、この選択酸化時Ｋｆｆ、各ウェル１
１及び１２上のｓｉｏ、膜２の膜厚は均一（第１図参照
）となっているから、耐酸化マスク３下へのフィールド
８１０ｔｍ１５Ｏバードビーク部分１５ａの食込み量は
両ウェル１１及び１２上に訃いて互いに等しくなってい
る。
２の表面はＭ型化して、Ｎ 型チャネルストッパ１７が
形成場れる、また、この選択酸化時Ｋｆｆ、各ウェル１
１及び１２上のｓｉｏ、膜２の膜厚は均一（第１図参照
）となっているから、耐酸化マスク３下へのフィールド
８１０ｔｍ１５Ｏバードビーク部分１５ａの食込み量は
両ウェル１１及び１２上に訃いて互いに等しくなってい
る。
次いで耐酸化マスク３及び下地の８１０鵞膜２をエツチ
ングで順次除去した後、第９図のように、酸化性雰囲気
中での熱酸化でゲート酸化膜１Ｂを各素子領域に形成し
、更にｃｖｎで全面にポリシリコンｔＷＬ長さぞ、公知
のリン処理後にフォトエツチングでパターニングしてゲ
ート電極形状のポリシリコン膜１９及び２０を夫々形成
する。
ングで順次除去した後、第９図のように、酸化性雰囲気
中での熱酸化でゲート酸化膜１Ｂを各素子領域に形成し
、更にｃｖｎで全面にポリシリコンｔＷＬ長さぞ、公知
のリン処理後にフォトエツチングでパターニングしてゲ
ート電極形状のポリシリコン膜１９及び２０を夫々形成
する。
次いで第１０図のように、酸化性雰囲気中での熱−化で
各ポリシリコン膜１９及び２０の表面に薄いＳｔｏｍ膜
２１及び２２ｔ−形成した後、Ｎ型ウェル１２の領域上
にフォトレジスト２３を被着し、全面にリン又は砒素の
イオンビーム２４を照射する。これによって、フォトレ
ジスト２３、フィールド８１０ｍ膜１５及びポリシリコ
ン膜１９を夫々マスクとして、ゲート酸化膜１８を通し
てイオンを打込み、アニールを経てソース又はドレイン
領域となるＮ 型半導体領域２５及び２６ｔ−セルファ
ラインで（自己整合的に）夫々形成する。
各ポリシリコン膜１９及び２０の表面に薄いＳｔｏｍ膜
２１及び２２ｔ−形成した後、Ｎ型ウェル１２の領域上
にフォトレジスト２３を被着し、全面にリン又は砒素の
イオンビーム２４を照射する。これによって、フォトレ
ジスト２３、フィールド８１０ｍ膜１５及びポリシリコ
ン膜１９を夫々マスクとして、ゲート酸化膜１８を通し
てイオンを打込み、アニールを経てソース又はドレイン
領域となるＮ 型半導体領域２５及び２６ｔ−セルファ
ラインで（自己整合的に）夫々形成する。
次いで今度はＰ型ウェル１１の領域上をフォトレジスト
（図示せず）で覆ってボロンイオンを照射することによ
り、第１１図のように、Ｎ型ウェル１２内にソース又は
ドレイン領域となるＰ 型半導体領域２７及び２８ｔ−
やはりセルファラインで夫々形成する。そして、ＯＶＤ
によって全面にリンシリケートガラス膜２９を析出嘔ゼ
た後、公知のフォトエツチングを施して各コンタクトホ
ール３０．３１．３２．３３ｔ−夫々形成する。
（図示せず）で覆ってボロンイオンを照射することによ
り、第１１図のように、Ｎ型ウェル１２内にソース又は
ドレイン領域となるＰ 型半導体領域２７及び２８ｔ−
やはりセルファラインで夫々形成する。そして、ＯＶＤ
によって全面にリンシリケートガラス膜２９を析出嘔ゼ
た後、公知のフォトエツチングを施して各コンタクトホ
ール３０．３１．３２．３３ｔ−夫々形成する。
次いでｔＪＩＬ１２図のように、例えば真空蒸着接衝で
アルミニウムを全面に付着嘔ゼ、公知のフォトエツチン
グによってパターニングして各アルミニウム配ｌｌ３４
．３５．３６を夫々形成する。これによって、Ｐ型ウェ
ル１１側のにチャネルＭＩＳＩＰＩＴとＮ型ウェル１２
側のＰチャネルＭ工８ＦＩＴとを各アルミニウム配線で
相互に接続し、ポリシリコンゲート電極１９及び２０に
共通の入力を与え、各拡散領域２６及び２７から共通の
出力を取出すようにした０Ｍ０日インバータ、ＭＡＮＤ
ゲート等を作成する。
アルミニウムを全面に付着嘔ゼ、公知のフォトエツチン
グによってパターニングして各アルミニウム配ｌｌ３４
．３５．３６を夫々形成する。これによって、Ｐ型ウェ
ル１１側のにチャネルＭＩＳＩＰＩＴとＮ型ウェル１２
側のＰチャネルＭ工８ＦＩＴとを各アルミニウム配線で
相互に接続し、ポリシリコンゲート電極１９及び２０に
共通の入力を与え、各拡散領域２６及び２７から共通の
出力を取出すようにした０Ｍ０日インバータ、ＭＡＮＤ
ゲート等を作成する。
以上に説明しｔ本実施例の方法によれば、まず全面にボ
ロンを打込んだ（Ｉｌ！３図）後にＮ型ウェル用のフォ
トレジスト８を設け（＠４図）、これをマスクとして耐
酸化マスク３をも透過するようにリンを打込み（第５図
）、シかも初期に設けた耐酸化マスク３自体をマスクと
してＰ型つェル内にボロン會打込んでいる（第７図）の
で、Ｈ型つエルを決めるためのマスクＢのみを設ければ
、各ウェル１２及び１１だけでなく各チャネルストッパ
１７及び１６ｔ−セルファラインで形成できる。
ロンを打込んだ（Ｉｌ！３図）後にＮ型ウェル用のフォ
トレジスト８を設け（＠４図）、これをマスクとして耐
酸化マスク３をも透過するようにリンを打込み（第５図
）、シかも初期に設けた耐酸化マスク３自体をマスクと
してＰ型つェル内にボロン會打込んでいる（第７図）の
で、Ｈ型つエルを決めるためのマスクＢのみを設ければ
、各ウェル１２及び１１だけでなく各チャネルストッパ
１７及び１６ｔ−セルファラインで形成できる。
つまり、Ｎ型ウェル用のフォトレジスト８をバターニン
グ丁ればＮ 型チャネルストッパ１７の位置が自動的に
決ま９、かつ能動領域用の耐酸化マスクａｌｐ 型チ
ャネルストッパ１６用のマスクとして兼用し、選択酸化
時に成長するフィールド５ｉｎｓ膜へのボロンの食われ
現象及びリンの集中現象を利用してｈるので、仁れらの
Ｍ 型及びＰ＋型チャネルストッパを別々に設けるフォ
トレジストを夫々マスクとしてイオン打込みで形成する
場合に比べて、各チャネルストッパ用のマスクの加工工
程が不要となる。従って、チャネルストッパの形成工Ｓ
Ｌ−簡略化でき、マスク合せ郷が不要となって作業性を
大幅に向上Ｓ＜ることができる。
グ丁ればＮ 型チャネルストッパ１７の位置が自動的に
決ま９、かつ能動領域用の耐酸化マスクａｌｐ 型チ
ャネルストッパ１６用のマスクとして兼用し、選択酸化
時に成長するフィールド５ｉｎｓ膜へのボロンの食われ
現象及びリンの集中現象を利用してｈるので、仁れらの
Ｍ 型及びＰ＋型チャネルストッパを別々に設けるフォ
トレジストを夫々マスクとしてイオン打込みで形成する
場合に比べて、各チャネルストッパ用のマスクの加工工
程が不要となる。従って、チャネルストッパの形成工Ｓ
Ｌ−簡略化でき、マスク合せ郷が不要となって作業性を
大幅に向上Ｓ＜ることができる。
また、各ＭＩＢ１ＦＩＴＯ能動領域を決める耐酸化マス
ク自体を基準としてウェル形成用のフォトレジスト８′
にパターニングしく１１１４ｒＰ）、 シカ％特ＫＭ型
ウェル用のリン打込みを耐酸化マスク３を通して行なっ
ている（第５図）ので、上記能動領域を形成するのに既
述した如き段差をマスク合ぜガイドとして何ら用いるこ
とを要せず、従ってそうした段差のための８１０．のエ
ツチングや表面酸化は不要であり、工数を削減して作業
性を向上嘔ゼることができる。この場合、各ウェルｌ！
及び１２は、ボロンの全面打込み（第３図）後のフォト
レジストパターン８ｔ−マスクとしたリン打込４（８５
図）によって夫々規定逼れるから、常に所定位置にウェ
ル領域をセルファラインで形成テきる。
ク自体を基準としてウェル形成用のフォトレジスト８′
にパターニングしく１１１４ｒＰ）、 シカ％特ＫＭ型
ウェル用のリン打込みを耐酸化マスク３を通して行なっ
ている（第５図）ので、上記能動領域を形成するのに既
述した如き段差をマスク合ぜガイドとして何ら用いるこ
とを要せず、従ってそうした段差のための８１０．のエ
ツチングや表面酸化は不要であり、工数を削減して作業
性を向上嘔ゼることができる。この場合、各ウェルｌ！
及び１２は、ボロンの全面打込み（第３図）後のフォト
レジストパターン８ｔ−マスクとしたリン打込４（８５
図）によって夫々規定逼れるから、常に所定位置にウェ
ル領域をセルファラインで形成テきる。
また、選択酸化工程（第８図）において、耐酸化マスク
３下の８１０．膜２は第１図の工程で均一厚さに形成し
た表面酸化膜からなってｂるので、フィールド部に成長
した８１０．ｊ［１５のバートヒーク部分１５ａの食込
み量はＰチャネル及びＮチャネルの両１１Ｔにおいて等
しくなる。従って、両Ｐｌ＋Ｔにおいて耐酸化マスク３
０寸法忙対応した各能動領域が互すにほぼ等しい面積で
形成賂れるから、既述した８１０．の段差全形成した方
法に比ぺて耐−化マスクの面積を縮小でき、その分各能
動領域間の間隔をより小モぐシて高集積度のＭＯｅｘａ
會作成できる□ 以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に着いて更に変形が可能である。
３下の８１０．膜２は第１図の工程で均一厚さに形成し
た表面酸化膜からなってｂるので、フィールド部に成長
した８１０．ｊ［１５のバートヒーク部分１５ａの食込
み量はＰチャネル及びＮチャネルの両１１Ｔにおいて等
しくなる。従って、両Ｐｌ＋Ｔにおいて耐酸化マスク３
０寸法忙対応した各能動領域が互すにほぼ等しい面積で
形成賂れるから、既述した８１０．の段差全形成した方
法に比ぺて耐−化マスクの面積を縮小でき、その分各能
動領域間の間隔をより小モぐシて高集積度のＭＯｅｘａ
會作成できる□ 以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に着いて更に変形が可能である。
例えば、第３図のボロン打込み？！１図の８１０゜膜２
の形成直後に行なってもよい。また、第３図の工程でリ
ンを全面に打込み、第４図の７オトレジス）８ｔ−Ｎ型
ウェルの領域上に設けて第５図の工程で耐酸化マスク３
′にも通してボロンを打込み、更＃Ｃ＠７図の工程でボ
ロンを過剰に打込むようにしてもよい。また、上述の各
牛導体領域の導電型を逆導電型に変換することができる
。なｉ？、本発明は上、述の０Ｍ０８ＩＣに限らず、フ
ィールド酸化膜で素子分離ちれ、しかも素子領域にウェ
ルを有する種々のデバイスに適用可能で６る。
の形成直後に行なってもよい。また、第３図の工程でリ
ンを全面に打込み、第４図の７オトレジス）８ｔ−Ｎ型
ウェルの領域上に設けて第５図の工程で耐酸化マスク３
′にも通してボロンを打込み、更＃Ｃ＠７図の工程でボ
ロンを過剰に打込むようにしてもよい。また、上述の各
牛導体領域の導電型を逆導電型に変換することができる
。なｉ？、本発明は上、述の０Ｍ０８ＩＣに限らず、フ
ィールド酸化膜で素子分離ちれ、しかも素子領域にウェ
ルを有する種々のデバイスに適用可能で６る。
第１図〜第１２図は、本発明の実施例によるＣＭＯＢの
製造方法を工程順に示す各１１ｔ面図である。 なお、図面に用いられている符号において、２は８１０
．膜、３は耐酸化マスク、４及び８はフォトレジスト、
７はボロン打込み領域、１０けリン打込み領域、１［は
Ｐ型ウェル、１２はＮ型ウェル、１４＃ｉボロン打込み
領域、１５はフィールド８１０、膜、１６及び１７Ｆｉ
チヤネルストツパ、１９及び２０Ｆｉポリシリコンゲー
ト電極、２５〜２Ｂはソース又はドレイン領域である。 ｑ 、・ 第 １ 図 第 ５ 図 第 ８ 図 第１１図 第１２図
製造方法を工程順に示す各１１ｔ面図である。 なお、図面に用いられている符号において、２は８１０
．膜、３は耐酸化マスク、４及び８はフォトレジスト、
７はボロン打込み領域、１０けリン打込み領域、１［は
Ｐ型ウェル、１２はＮ型ウェル、１４＃ｉボロン打込み
領域、１５はフィールド８１０、膜、１６及び１７Ｆｉ
チヤネルストツパ、１９及び２０Ｆｉポリシリコンゲー
ト電極、２５〜２Ｂはソース又はドレイン領域である。 ｑ 、・ 第 １ 図 第 ５ 図 第 ８ 図 第１１図 第１２図
Claims (1)
- １、複数の能動領域を決める＄１及び第２の耐酸化マス
クを互いに離間′；！ゼて第１導電型の半導体基体上に
形成する工程と、第２導電型を付与する不純物を前記半
導体基体の表面領域に一様に導入する工程と、前記第１
の耐酸化マスク上から前記第１及び第２の耐酸化マスク
間の前記半導体基体の表面上の一部にかけてウェル領域
金決める＄２のマスクを形成する工程と、前記第２の耐
酸化マスクをも通して前記＃！２のマスクで覆われてい
ない前記半導体基体の表面領域に第１導電型を付与する
不純物全選択的に導入する工稈と、熱処理によって前記
第２のマスクに対応した形状の第１及び１１１１２導電
型のウェル領域を夫々形成する工程と、前記＄２のマス
クを除去した後に前記第１及び第２０１１１１化マスク
で覆われてい擾い前記半導体基体の表面領域に＃！２導
電型を付与する不純物を選択的に導入する工程とを夫々
有するととを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115067A JPS5817655A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115067A JPS5817655A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817655A true JPS5817655A (ja) | 1983-02-01 |
Family
ID=14653352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115067A Pending JPS5817655A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817655A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202562A (ja) * | 1982-04-08 | 1983-11-25 | エス・ジ−・エス−アテス・コンポネンチ・エレツトロニシ・ソシエタ・ペル・アチオニ | 半導体装置の製造方法 |
| JPS61501736A (ja) * | 1984-03-29 | 1986-08-14 | ヒユ−ズ・エアクラフト・カンパニ− | Ｖｌｓｉ用ラッチ・アップ抵抗性ｃｍｏｓ構造 |
| US5110750A (en) * | 1989-08-08 | 1992-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device and method of making the same |
| US5418179A (en) * | 1988-05-31 | 1995-05-23 | Yamaha Corporation | Process of fabricating complementary inverter circuit having multi-level interconnection |
| US5856215A (en) * | 1995-08-25 | 1999-01-05 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating a CMOS transistor |
-
1981
- 1981-07-24 JP JP56115067A patent/JPS5817655A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202562A (ja) * | 1982-04-08 | 1983-11-25 | エス・ジ−・エス−アテス・コンポネンチ・エレツトロニシ・ソシエタ・ペル・アチオニ | 半導体装置の製造方法 |
| JPS61501736A (ja) * | 1984-03-29 | 1986-08-14 | ヒユ−ズ・エアクラフト・カンパニ− | Ｖｌｓｉ用ラッチ・アップ抵抗性ｃｍｏｓ構造 |
| US5418179A (en) * | 1988-05-31 | 1995-05-23 | Yamaha Corporation | Process of fabricating complementary inverter circuit having multi-level interconnection |
| US5110750A (en) * | 1989-08-08 | 1992-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device and method of making the same |
| US5856215A (en) * | 1995-08-25 | 1999-01-05 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating a CMOS transistor |
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