JPS62183559A - サイリスタおよびその製造方法 - Google Patents
サイリスタおよびその製造方法Info
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- JPS62183559A JPS62183559A JP62015024A JP1502487A JPS62183559A JP S62183559 A JPS62183559 A JP S62183559A JP 62015024 A JP62015024 A JP 62015024A JP 1502487 A JP1502487 A JP 1502487A JP S62183559 A JPS62183559 A JP S62183559A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
Landscapes
- Thyristors (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、陰極側電極が接触するｎ型エミッタとそれ
に境を接するｐ型ベースおよび陽極側電極が接触するｐ
型エミッタとそれ（＝境を接するｎ型ベースを備え、ｎ
型ベースは更Ｃ二ｐ型ベースに境を接し、ｎ型ベースの
突起部がｐ型ベースを貫通して陰極側電極が設けられて
いる半導体境界面まで拡がりそこに導電被覆層が設けら
れ、この導電被覆層がサイリスタに所属し動作電流を供
給する回路ユニットに結ばれているサイリスタおよびそ
の製造方法（二関するものである。
に境を接するｐ型ベースおよび陽極側電極が接触するｐ
型エミッタとそれ（＝境を接するｎ型ベースを備え、ｎ
型ベースは更Ｃ二ｐ型ベースに境を接し、ｎ型ベースの
突起部がｐ型ベースを貫通して陰極側電極が設けられて
いる半導体境界面まで拡がりそこに導電被覆層が設けら
れ、この導電被覆層がサイリスタに所属し動作電流を供
給する回路ユニットに結ばれているサイリスタおよびそ
の製造方法（二関するものである。
この種のサイリスタの一例は西独国特許出願公開第１２
２６６１３号公報により公知である。このサイリスタの
動作電流供給回路ユニットは導電被覆層と陰極側電極の
間に接続された感光回路素子から成る。この素子は例え
ばフォト・トランジスタであって阻止能力が比較的低く
それに応して高い感光性を備えているから、サイリスタ
とこの感光素子で構成される系は高い起動感度と高い阻
止能力を併せもつ。しかしその導電被覆層が高い阻止電
圧の場合両ベース層の間のｐｎ接合区域から出てｎ型ベ
ースの突起部をほぼ包囲する空間電荷領域内にあること
が欠点となる。これによって漏れ電流が生じ、場合（二
よってサイリスタの所望されない起動を惹き起しあるい
は所望の起動を困難にする。
２６６１３号公報により公知である。このサイリスタの
動作電流供給回路ユニットは導電被覆層と陰極側電極の
間に接続された感光回路素子から成る。この素子は例え
ばフォト・トランジスタであって阻止能力が比較的低く
それに応して高い感光性を備えているから、サイリスタ
とこの感光素子で構成される系は高い起動感度と高い阻
止能力を併せもつ。しかしその導電被覆層が高い阻止電
圧の場合両ベース層の間のｐｎ接合区域から出てｎ型ベ
ースの突起部をほぼ包囲する空間電荷領域内にあること
が欠点となる。これによって漏れ電流が生じ、場合（二
よってサイリスタの所望されない起動を惹き起しあるい
は所望の起動を困難にする。
この発明の目的は、このような導電被覆から出る漏れ電
流が避けられ、所属回路ユニットによる確実なコントロ
ール可能の電流供給が行われるサイリスタを提供するこ
とである。
流が避けられ、所属回路ユニットによる確実なコントロ
ール可能の電流供給が行われるサイリスタを提供するこ
とである。
この目的は特許請求の範囲第１項に特徴として挙げた構
成とすることによって達成される。特許請求の範囲第２
項乃至第５項にはこの発明の種々の実施態様が示され、
同第６項と第７項にはこの発明によるサイリスタの製造
方法が示されている。
成とすることによって達成される。特許請求の範囲第２
項乃至第５項にはこの発明の種々の実施態様が示され、
同第６項と第７項にはこの発明によるサイリスタの製造
方法が示されている。
この発明によって得られる利点は、所属する回路ユニッ
トが所要動作量に応じた電流をコントロールして供給し
、その際回路ユニットに加えられる最高動作電圧と最高
動作電流の双方がｎ型エミッタの突起部の第２部分の寸
法選定によって予め規定されることである。
トが所要動作量に応じた電流をコントロールして供給し
、その際回路ユニットに加えられる最高動作電圧と最高
動作電流の双方がｎ型エミッタの突起部の第２部分の寸
法選定によって予め規定されることである。
図面に示した実施例についてこの発明を更に詳細に説明
する。
する。
第１図に４つの層が交互に導電型を反転して重ねられて
いるドープされた半導体例えばシリコンの板から成るサ
イリスタを示す。この場合ｌはｎ型エミッタ、２はｐ型
ベース、３はｎ型ベース。
いるドープされた半導体例えばシリコンの板から成るサ
イリスタを示す。この場合ｌはｎ型エミッタ、２はｐ型
ベース、３はｎ型ベース。
４はｐ型エミッタである。ｎ型エミッタ】には陰極側電
極５が、ｐ型エミッタ４には陽極側電極６が設けられ、
これらの電極は例えばアルミニウムから成る。電極５は
接続端Ｋを通して接地電位に結ばれ、電極６は接続端Ａ
と負荷抵抗Ｒを通して電源１０の上部接続端９に結ばれ
る。電源】０の他方の接続端１】は接地される。
極５が、ｐ型エミッタ４には陽極側電極６が設けられ、
これらの電極は例えばアルミニウムから成る。電極５は
接続端Ｋを通して接地電位に結ばれ、電極６は接続端Ａ
と負荷抵抗Ｒを通して電源１０の上部接続端９に結ばれ
る。電源】０の他方の接続端１】は接地される。
ｎ型ベースにはｎ導電型の突起部１２があり、ｎ型ベー
ス２を貫通して半導体板の境界面１ａに達し、そこで導
電被覆層１３が接触している。突起部１２は第１部分１
４と第２部分】５から成り、第２部分１５が第１部分１
４とｎ型ベース３の間に置かれている。境界面１ａから
見た部分１４の断面は例えば正方形又は矩形であり、境
界面に記入されている寸法Ｂ１は被覆層１３のそれに平
行な寸法より大きく選ばれている。同じく正方形又は矩
形断面の第２部分１５の断面寸法即ち図面上で計った奥
行き２ａとそれに垂直に計った幅Ｚ（これは図面に示さ
れていない）は第１部分１４の対応する寸法より小さく
選ばれる。部分１５の長さはＬとして示されている。
ス２を貫通して半導体板の境界面１ａに達し、そこで導
電被覆層１３が接触している。突起部１２は第１部分１
４と第２部分】５から成り、第２部分１５が第１部分１
４とｎ型ベース３の間に置かれている。境界面１ａから
見た部分１４の断面は例えば正方形又は矩形であり、境
界面に記入されている寸法Ｂ１は被覆層１３のそれに平
行な寸法より大きく選ばれている。同じく正方形又は矩
形断面の第２部分１５の断面寸法即ち図面上で計った奥
行き２ａとそれに垂直に計った幅Ｚ（これは図面に示さ
れていない）は第１部分１４の対応する寸法より小さく
選ばれる。部分１５の長さはＬとして示されている。
ｎ型エミッタ１にはｎ型ベース２の突起部１６および】
７から成るエミッタ・ペース短絡が設けられている。こ
れらの突起部は口型エミッタ１を貫通して境界面１ａに
達し、そこで電極５が接触する。被覆層１３には接続端
Ｓがあり、サイリスタの回路ユニット１８がこの接続端
（二結ばれる。
７から成るエミッタ・ペース短絡が設けられている。こ
れらの突起部は口型エミッタ１を貫通して境界面１ａに
達し、そこで電極５が接触する。被覆層１３には接続端
Ｓがあり、サイリスタの回路ユニット１８がこの接続端
（二結ばれる。
回路ユニット１８は感光素子を含み、その後に増幅段が
接続される。最も簡単なものではユニット１８は第１図
（二示すようにフォト−トランジスタ２０から成り、そ
の接続端２］、２２が接続端ＳとＧに結ばれるから、接
続端ＳとＧは素子２０のスイッチ区間を通して互に結ば
れる。
接続される。最も簡単なものではユニット１８は第１図
（二示すようにフォト−トランジスタ２０から成り、そ
の接続端２］、２２が接続端ＳとＧに結ばれるから、接
続端ＳとＧは素子２０のスイッチ区間を通して互に結ば
れる。
突起部１２の第２部分１５はチャネル奥行き２ａ、チャ
ネル長りおよびチャネル幅Ｚの接合型電界効果トランジ
スタ（ＪＦＥＴ）のチャネルと見ることができる。この
Ｆ’ＥＴのソース接続端は８であり、ドレンはｎ型ベー
ス３である。更にチャネル１５を包囲するｎ型ベース２
はゲート領域となり、これに電極】９が接触するから接
続端Ｇを通して制御することができる。短絡路Ｉ６と１
７を通して接続端Ｇは常に陰極側電極５の接地電位に置
かれている。
ネル長りおよびチャネル幅Ｚの接合型電界効果トランジ
スタ（ＪＦＥＴ）のチャネルと見ることができる。この
Ｆ’ＥＴのソース接続端は８であり、ドレンはｎ型ベー
ス３である。更にチャネル１５を包囲するｎ型ベース２
はゲート領域となり、これに電極】９が接触するから接
続端Ｇを通して制御することができる。短絡路Ｉ６と１
７を通して接続端Ｇは常に陰極側電極５の接地電位に置
かれている。
回路ユニット１８の感光素子が光照射されていないとす
れば、端子ＳとＧの間の結合路は著しく高抵抗である。
れば、端子ＳとＧの間の結合路は著しく高抵抗である。
その際陽極電圧ＶＡＫをゼロから正方向に上昇させると
、チャネル】５とｎ型ベース３との接合点に対応する点
りと接続端Ｓにおける電位がまず電圧ＶＡＫに対応する
ようになる。突起部１２とｎ型ベース２の間のｐｎ接合
面２３に形成される空間電荷領域がチャネル１５の断面
全体を占める電圧値ＶＰまで電圧ＶＡＫが上昇すると。
、チャネル】５とｎ型ベース３との接合点に対応する点
りと接続端Ｓにおける電位がまず電圧ＶＡＫに対応する
ようになる。突起部１２とｎ型ベース２の間のｐｎ接合
面２３に形成される空間電荷領域がチャネル１５の断面
全体を占める電圧値ＶＰまで電圧ＶＡＫが上昇すると。
回路点ＳとＤも電位Ｖｐに置かれる。■八にのそれ以上
の上昇例えば５０００Ｖ又はそれ以上への上昇はＳとＤ
の電位に影響を及ぼすことはない。第２図に示すように
接続端ＳとＫの間で測定される電圧ＶＩＩＩＫを陽極電
圧ＶＡＫに対して画くとこの事情を明らかにすることが
できる。
の上昇例えば５０００Ｖ又はそれ以上への上昇はＳとＤ
の電位に影響を及ぼすことはない。第２図に示すように
接続端ＳとＫの間で測定される電圧ＶＩＩＩＫを陽極電
圧ＶＡＫに対して画くとこの事情を明らかにすることが
できる。
Ｖｐの値は突起部１２のドーピング密度ＮＤとチャネル
奥行きの半分ａを使用し、次式ａ・ ６８ によって求めることができる（文献「スゼ著「半導体デ
バイスの物理学（Ｓ、 Ｍ、 Ｓｚｅ ： ” Ｐｈｙ
ｓｉｃｓｏｆ ８ｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉ
ｃｅｓ ）コ Ｗｉｌｅｙ １ｚ８ｏｎｓ、Ｎｅｗ
Ｙｏｒｋ、 １９６９． ｌ）、 ３４０−３５１
参照）。ここでｑは素電荷、ε８は半導体材料の誘電率
である。ＮＤ −２Ｘ １０ ” ｃｍ −” 、 ａ
−５×１ （１−” （：ｌ１１としてｖｐの値は例え
ば約４０ボルトとなる。
奥行きの半分ａを使用し、次式ａ・ ６８ によって求めることができる（文献「スゼ著「半導体デ
バイスの物理学（Ｓ、 Ｍ、 Ｓｚｅ ： ” Ｐｈｙ
ｓｉｃｓｏｆ ８ｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉ
ｃｅｓ ）コ Ｗｉｌｅｙ １ｚ８ｏｎｓ、Ｎｅｗ
Ｙｏｒｋ、 １９６９． ｌ）、 ３４０−３５１
参照）。ここでｑは素電荷、ε８は半導体材料の誘電率
である。ＮＤ −２Ｘ １０ ” ｃｍ −” 、 ａ
−５×１ （１−” （：ｌ１１としてｖｐの値は例え
ば約４０ボルトとなる。
陽極電圧ＶＡＫがＶｐを超えると、接続端ＳとＧが低抵
抗結合される。これはＪＦＥＴの場合ドレン電圧がＶｐ
に等しく （Ｖｎ −Ｖｐ ）、ゲート電圧がＯ（Ｖ
Ｇ −０）であることを意味している。この場合次の最
大ドレン電流Ｉ Ｄｓａｔが流れる。
抗結合される。これはＪＦＥＴの場合ドレン電圧がＶｐ
に等しく （Ｖｎ −Ｖｐ ）、ゲート電圧がＯ（Ｖ
Ｇ −０）であることを意味している。この場合次の最
大ドレン電流Ｉ Ｄｓａｔが流れる。
Ｖｐ Ｖｐ
ＩＰは次式で与えられる。
６ε８Ｌ
ここでｖｂｔは２と１５の間のｐｎ接合に加わる電圧で
あり、μはチャネル】５内のキャリヤの移動度である。
あり、μはチャネル】５内のキャリヤの移動度である。
電流値ＩＰは部分】５のチャネル幅２により独立に調整
することができる。上記のＮＤとａの値の外にＺ ＝
０．３ ｃｍおよびＬ−５Ｘ１０−”ｃｍを採用すると
ｓ ＩＰの値は約２５ｍＡとなる。
することができる。上記のＮＤとａの値の外にＺ ＝
０．３ ｃｍおよびＬ−５Ｘ１０−”ｃｍを採用すると
ｓ ＩＰの値は約２５ｍＡとなる。
ｆＪ＆１図の構造において突起部１２は集積された電流
供給部であり、ＶＡＫがｖＰ を超えたとき回路ユニッ
ト１８に最大動作電流ＩＤ８ａｔを供給することができ
る。従ってユニット１８の感光素子が照射されると、上
記の構造設計の場合照射光強度とユニット１８の増幅係
数に応して２５ｆｉＡまでのドレン電流が流れる。この
電流は起動電流として起動電極１９の接続端Ｇに導かれ
る。この場合起動のために回路ユニット１８に導かれる
光エネルギーはサイリスタを直接光起動するための光エ
ネルギーよりも著しく低い。
供給部であり、ＶＡＫがｖＰ を超えたとき回路ユニッ
ト１８に最大動作電流ＩＤ８ａｔを供給することができ
る。従ってユニット１８の感光素子が照射されると、上
記の構造設計の場合照射光強度とユニット１８の増幅係
数に応して２５ｆｉＡまでのドレン電流が流れる。この
電流は起動電流として起動電極１９の接続端Ｇに導かれ
る。この場合起動のために回路ユニット１８に導かれる
光エネルギーはサイリスタを直接光起動するための光エ
ネルギーよりも著しく低い。
突起部１２の第１部分１４の断面寸法は、被覆層１３が
ｐｎ接合２３の区域に形成される空間電荷領域に接触し
ないようにするため被覆層１３０寸法より大きく選ばれ
る。
ｐｎ接合２３の区域に形成される空間電荷領域に接触し
ないようにするため被覆層１３０寸法より大きく選ばれ
る。
第３図に示す実施例は半導体構造の点では第１図の実施
例に完全に対応しているが、 Ｓ、 ＧおよびＫの接
続情況が異っている。サイリスタに所属する回路ユニッ
ト２４は、接続端ＡとＫに接続された負荷回路から集積
給電部分】２を通して動作電流を供給される。２４は論
理回路であり、境界面１ａに設けられた温度センサ２５
に導線２６を通して結ばれる。サイリスタの半導体が最
高許容温度に達するかそれを超えると、センサ２５が信
号を送り出す。この信号は回路２４で電子スイッチ２７
を開放する開閉信号に変えられるから１図に示されてい
ない起動回路から送られる起動パルスは接続端Ｇに達し
ない。これによってサイリスタはその温度が最高許容温
度以下に低下するまで起動が抑えられる。論理回路２４
は臨界温度に達したときそれに関する通知を矢線２９で
示すように監視所に伝える警報ロジックとして構成する
ことも可能である。論理回路２４の動作電流は端子Ｓと
Ｋに結ばれた接続端２４ａを通して供給される。
例に完全に対応しているが、 Ｓ、 ＧおよびＫの接
続情況が異っている。サイリスタに所属する回路ユニッ
ト２４は、接続端ＡとＫに接続された負荷回路から集積
給電部分】２を通して動作電流を供給される。２４は論
理回路であり、境界面１ａに設けられた温度センサ２５
に導線２６を通して結ばれる。サイリスタの半導体が最
高許容温度に達するかそれを超えると、センサ２５が信
号を送り出す。この信号は回路２４で電子スイッチ２７
を開放する開閉信号に変えられるから１図に示されてい
ない起動回路から送られる起動パルスは接続端Ｇに達し
ない。これによってサイリスタはその温度が最高許容温
度以下に低下するまで起動が抑えられる。論理回路２４
は臨界温度に達したときそれに関する通知を矢線２９で
示すように監視所に伝える警報ロジックとして構成する
ことも可能である。論理回路２４の動作電流は端子Ｓと
Ｋに結ばれた接続端２４ａを通して供給される。
第１図および第３図のサイリスタ構造はよく知られてい
るように一連のマスクを使用する拡散工程によって製作
される。更に簡単に製作できるサイリスタ構造の一例を
第４図に示す。この場合出発材料としてｎ型（ニドープ
された半導体例えばシリコンの板が使用され、ｐ型ベー
ス２とｐ型エミッタ４形成用の深部拡散に先立ってその
境界面１ａの被覆層１３の設置区域を拡散マスクで覆い
５反対側の表面４ａから始まる深い溝２９ａを掘る。
るように一連のマスクを使用する拡散工程によって製作
される。更に簡単に製作できるサイリスタ構造の一例を
第４図に示す。この場合出発材料としてｎ型（ニドープ
された半導体例えばシリコンの板が使用され、ｐ型ベー
ス２とｐ型エミッタ４形成用の深部拡散に先立ってその
境界面１ａの被覆層１３の設置区域を拡散マスクで覆い
５反対側の表面４ａから始まる深い溝２９ａを掘る。
ｐ型ドーパントの拡散が終ると半導体板には、その内部
分から線３０によって区画されたｐ型縁辺領域が形成さ
れている。続いてｐ型ベース２内（ニｎ型エミッタ１形
成用の拡散が実施される。ここで陽極側のｐｎ接合面を
傾斜させることにより半導体板の一部が線１２の位置ま
で除去され、原理的に第１図のサイリスタ構造に対応す
る構造となる。第１図の突起部１２のｇＪ１部分】４は
第４図の１４’に対応し、第１図のチャネル１５は長さ
がＬで奥行きが２ａの部分１５’で置換えられている。
分から線３０によって区画されたｐ型縁辺領域が形成さ
れている。続いてｐ型ベース２内（ニｎ型エミッタ１形
成用の拡散が実施される。ここで陽極側のｐｎ接合面を
傾斜させることにより半導体板の一部が線１２の位置ま
で除去され、原理的に第１図のサイリスタ構造に対応す
る構造となる。第１図の突起部１２のｇＪ１部分】４は
第４図の１４’に対応し、第１図のチャネル１５は長さ
がＬで奥行きが２ａの部分１５’で置換えられている。
被覆層１３，１９．５および６を設けた後その端子８．
Ｇ、 ＫおよびＡに例えば第１図又は第３図と同様
な接続の構成が可能である。
Ｇ、 ＫおよびＡに例えば第１図又は第３図と同様
な接続の構成が可能である。
点破線３１を対称軸とする円筒対称サイリスタの、場合
溝２９ａも円筒形となるが、この溝が板の縁端から縁端
まで直線的に伸びている場合には溝の右側にある板の円
縁部分は側方の境界面が半径方向において上方の部分１
４′の外側にあるｎ型に、 ドープされた仮置域内を通
過するように傾斜していなければならない。
溝２９ａも円筒形となるが、この溝が板の縁端から縁端
まで直線的に伸びている場合には溝の右側にある板の円
縁部分は側方の境界面が半径方向において上方の部分１
４′の外側にあるｎ型に、 ドープされた仮置域内を通
過するように傾斜していなければならない。
第５図に示すサイリスタも上記の方法によって作ること
ができるものであるが、ここでは溝２９ａの代りに線３
３と３４で区画された半導体板部分が除去される。これ
によってｐ型ドーパントの拡散が実施されると、線３０
／において板肉部に接する周縁ｐ型頭域が形成される。
ができるものであるが、ここでは溝２９ａの代りに線３
３と３４で区画された半導体板部分が除去される。これ
によってｐ型ドーパントの拡散が実施されると、線３０
／において板肉部に接する周縁ｐ型頭域が形成される。
陽極側のｐｎ接合面の傾斜により半導体板の破線でかこ
まれた部分が線３５に至るまで除去されると、第１図の
ものに比較される構造が得られる。ここで部分】４＃と
】５＃は第１図の１４と１５に対応する。部分１５＃の
長さはり、奥行きは２ａである。又接続端Ｓ。
まれた部分が線３５に至るまで除去されると、第１図の
ものに比較される構造が得られる。ここで部分】４＃と
】５＃は第１図の１４と１５に対応する。部分１５＃の
長さはり、奥行きは２ａである。又接続端Ｓ。
Ｇ、 ＫおよびＡは第１図あるいは第３図と同様に接続
される。更に円筒対称構造のサイリスタであれば、ここ
でも板の環状の部分が除去される。この環状部分の断面
は線３３．３４で区画され、線３５は円錐面を示すこと
になる。しかし水平線３３と垂直線３４で示される紙面
に垂直な二つの平面で区画された板部分が除去されると
、垂直線３４の右側にある板間縁部分を傾斜させて側方
の境界面が板の半径方向において部分１４＃の外側にあ
るｎ型ドープされた教区域を通過するようにしなければ
ならない。
される。更に円筒対称構造のサイリスタであれば、ここ
でも板の環状の部分が除去される。この環状部分の断面
は線３３．３４で区画され、線３５は円錐面を示すこと
になる。しかし水平線３３と垂直線３４で示される紙面
に垂直な二つの平面で区画された板部分が除去されると
、垂直線３４の右側にある板間縁部分を傾斜させて側方
の境界面が板の半径方向において部分１４＃の外側にあ
るｎ型ドープされた教区域を通過するようにしなければ
ならない。
多数の突起部１２が並べて設けられそれぞれ対応する被
覆層】３を備える実施態様もこの発明の枠内にある。こ
の場合回路ユニット例えば】８又は２４に導き得る最高
動作電流が増大する。被覆層１９とｎ型エミッタ１の間
には従来通りの補助エミッタ（増幅ゲート）を設けるこ
とができる。
覆層】３を備える実施態様もこの発明の枠内にある。こ
の場合回路ユニット例えば】８又は２４に導き得る最高
動作電流が増大する。被覆層１９とｎ型エミッタ１の間
には従来通りの補助エミッタ（増幅ゲート）を設けるこ
とができる。
この補助エミッタの導電被覆層は表面】ａにおいてそれ
を区画するｐｎ接合をｎ型エミッタ１の方向に越えてい
る。
を区画するｐｎ接合をｎ型エミッタ１の方向に越えてい
る。
上記の回路ユニット１８および２４の代りに、突起部１
２を通してサイリスタの負荷電流回路から得られる動作
量を与える任意の回路ユニットを使用することができる
。この種の回路ユニットとしては例えば不当の陽極電圧
、電流上昇速度又は負荷電流に応動するセンサの信号を
処理する論理回路を挙げることができる。
２を通してサイリスタの負荷電流回路から得られる動作
量を与える任意の回路ユニットを使用することができる
。この種の回路ユニットとしては例えば不当の陽極電圧
、電流上昇速度又は負荷電流に応動するセンサの信号を
処理する論理回路を挙げることができる。
第１図はこの発明の第１の実施例、第２図は第１図の装
置の作用を説明する電圧ダイアグラム、第３図は第２の
実施例、第４図と第５図は第１図又は第３図の実施例の
構造の一部の変形を示す。第１図（二おいて１はｎ型エ
ミッタ、２はｐ型ベース、３はｎ型ペース、４はｐ型エ
ミッタ、５は陰極側電極、６は陽極側電極、１２はｎ型
突起部、１８はサイリスタ所属回路ユニットである。
置の作用を説明する電圧ダイアグラム、第３図は第２の
実施例、第４図と第５図は第１図又は第３図の実施例の
構造の一部の変形を示す。第１図（二おいて１はｎ型エ
ミッタ、２はｐ型ベース、３はｎ型ペース、４はｐ型エ
ミッタ、５は陰極側電極、６は陽極側電極、１２はｎ型
突起部、１８はサイリスタ所属回路ユニットである。
Claims (1)
- 【特許請求の範囲】 １）陰極側電極（５）が接触するｎ型エミッタ（１）と
それに境を接するｐ型ベース（２）および陽極側電極（
６）が接触するｐ型エミッタ（４）とそれに境を接する
ｎ型ベース（３）を備え、ｎ型ベース（３）は更にｐ型
ベース（２）に境を接し、ｎ型ベース（３）の突起部（
１２）がｐ型ベース（２）を貫通して陰極側電極（５）
が設けられている半導体境界面（１ａ）まで拡がりそこ
に導電被覆層（１３）が設けられ、この導電被覆層（１
３）がサイリスタに所属し動作電流を供給する回路ユニ
ット（１８）に結ばれているサイリスタにおいて、ｎ型
ベース（３）の突起部（１２）が境界面に沿い導電被覆
層（１３）が設けられている第１部分（１４）および第
１部分とｎ型ベースの間に置かれた第２部分（１５）と
を備えること、第１部分の断面寸法が導電被覆層（１３
）の寸法ならびに第２部分の断面寸法よりも大きく選ば
れ、それによつて導電被覆層は突起部（１２）とｐ型ベ
ース（２）の間のｐｎ接合（２３）に阻止電圧が加えら
れているとき形成される空間電荷領域に接触しないこと
を特徴とするサイリスタ。 ２）回路ユニット（１８）が感光回路素子とそれに続く
増幅器を含み、導電被覆層（１３）とｐ型ベース（２）
上に設けられた起動電極（１９）の間に回路ユニット（
１８）が接続されていることを特徴とする特許請求の範
囲第１項記載のサイリスタ。 ３）感光回路素子がフォト・トランジスタ（２０）であ
ることを特徴とする特許請求の範囲第２項記載のサイリ
スタ。 ４）回路ユニットが論理回路（２４）から成り、この回
路にサイリスタの動作情況を監視するセンサが接続され
ていること、論理回路の動作電流導入用入力端（２４ａ
）が導電被覆層（１３）と陰極側電極（５）の接続端（
Ｋ）の間に接続されていることを特徴とする特許請求の
範囲第１項記載のサイリスタ。 ５）センサがサイリスタの温度を監視すること、論理回
路（２４）の出力端を通してスイッチ（２７）が操作さ
れ、ｐ型ベース（２）に接触する起動電極（１９）を起
動回路から切り離すことを特徴とする特許請求の範囲第
４項記載のサイリスタ。 ６）ｎ型ドープ半導体材料板を出発材料とし、その陰極
側境界面（１ａ）の後で形成されるｎ型ベース（３）の
突起部（１２）の上に当たる区域を覆うドーピング・マ
スクをを使用し、更にこの突起部にほぼ対抗して陽極側
境界面（４ａ）から始まる深い溝（２９ａ）を予め作つ
ておいてｐ型ベースとｐ型エミッタ形成用のドーパント
深部拡散を実施すること、ｐ型ベース内にｎ型エミッタ
（１）を形成させること、溝（２９ａ）の側面から始ま
るｐ型ドープ区域がｐ型エミッタとの間に導電結合を作
らないように陽極側ｐｎ接合面を傾斜させることを特徴
とするサイリスタの製造方法。 ７）ｎ型ドープ半導体材料板を出発材料とし、その陰極
側境界面（１ａ）の後で形成されるｎ型ベース（３）の
突起部（１２）の上に当たる区域を覆うドーピング・マ
スクを使用し、更にこの突起部（１２）にほぼ対抗する
半導体区域を予め除去しておいてｐ型ベースとｐ型エミ
ッタ形成用のｐ型ドーパント深部拡散を実施すること、
上記部分の除去によつて作られたくぼみ（３３，３４）
から始まるｐ型ドープ半導体区域とｐ型エミッタ（４）
の間に導電結合が生じないように陰極側ｐｎ接合面を傾
斜させることを特徴とするサイリスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3602149 | 1986-01-24 | ||
| DE3602149.0 | 1986-01-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62183559A true JPS62183559A (ja) | 1987-08-11 |
Family
ID=6292556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62015024A Pending JPS62183559A (ja) | 1986-01-24 | 1987-01-22 | サイリスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4736232A (ja) |
| EP (1) | EP0230278A3 (ja) |
| JP (1) | JPS62183559A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10250609B4 (de) * | 2002-10-30 | 2005-12-29 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Thyristorbauelement mit verbessertem Sperrverhalten in Rückwärtsrichtung |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4190853A (en) * | 1974-07-15 | 1980-02-26 | Hutson Jearld L | Multilayer semiconductor switching devices |
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| DE2947311C2 (de) * | 1978-11-24 | 1982-04-01 | Hitachi, Ltd., Tokyo | Integrierte Halbleiterschaltung |
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| DE3226613A1 (de) * | 1982-07-16 | 1984-01-19 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor mit geringem lichtleistungsbedarf |
| SE435436B (sv) * | 1983-02-16 | 1984-09-24 | Asea Ab | Tvapoligt overstromsskydd |
| EP0144876B1 (de) * | 1983-12-07 | 1988-03-09 | BBC Brown Boveri AG | Halbleiterbauelement |
| US4654678A (en) * | 1985-08-30 | 1987-03-31 | Rca, Inc. | Avalanche photodiode |
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1987
- 1987-01-15 EP EP87100469A patent/EP0230278A3/de not_active Withdrawn
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- 1987-01-22 US US07/005,784 patent/US4736232A/en not_active Expired - Fee Related
-
1988
- 1988-02-26 US US07/163,199 patent/US4803172A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0230278A3 (de) | 1989-09-06 |
| US4736232A (en) | 1988-04-05 |
| US4803172A (en) | 1989-02-07 |
| EP0230278A2 (de) | 1987-07-29 |
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