JPS62184667A - 同期クロツクパルス再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、同期クロックパルス再生回路に関し、例え
ば光ディスク等の記録媒体に符号化されて記録されたデ
ータからクロックパルスを発生させるものである。

［発明の技術−的背景とその問題点］ 例えば光デイスク装置等のデータ記録装置では、データ
を処理するためにクロックパルスを必要とするが、この
クロックパルスは記録媒体に記録されているデータを読
み取った信号から発生させる。

このような記録媒体から読み取った信号と同期するクロ
ックパルスを発生させる従来の同期クロックパルス再生
回路としては、例えばＰＬＬ（Ｐｈａｓｅ　　Ｌｏｃｋ
ｅｄ　　Ｌｏｏｐ）を用いた回路がある。

ところで光デイスク装置等のデータ記録装置では、デー
タの記録密度を上げるために一般にＲしＬ　（Ｒｕｎ　
　Ｌ　ｅｎｇｔｈ　　ｌ　１ｍ１ｔｔｅｄ　）符号と呼
ばれる符号化が行なわれて記録される。ＲＬＬ符号には
、（２，７）符号、（１，７）符号およびＭＦＭ　（Ｍ
’ｏｄｉｆｉｅｄ　　Ｆ　ｒｅＱＵｅｎｃＶ　Ｍ　０ｄ
ＵｌａｔｉＯｎ　）符号があり、例えば（２，７）符号
では、隣接する２つの１１−Ｉ　ＩＰの間に最小で２個
、最大で７個のＩＩ　ＯＩＩが存在するというデジタル
信号で符号化される。

しかしながら、このようなＲＬＬ符号で符号化された信
号から、ＰＬＬを用いた回路でクロックパルスを発生さ
せるためには、複雑なデジタル回路を必要とし、またＰ
ＬＬは、ループが安定化する迄に時間がかかるので、ク
ロックパルスの発生に遅れ時間が生じるという問題点が
あった。

［発明の目的］ この発明は、上記事情に基づいてなされたもので、比較
的筒中な回路構成でありながら高速性を有する同期クロ
ックパルス再生回路を提供することを目的とする。

［発明の概要］ この発明は上記目的を達成するために、記録媒体から検
出された、記録用クロックパルスの周期の整数倍の時間
間隔の周期ないしはパルス幅を有するパルス列を、積分
回路に入力させて前記時間間隔に比例したビーク１直を
有する三角波の積分電圧を出力させ、この積分電圧のピ
ーク値のうちの最大ピーク値をピークホールド回路で保
持し、この保持した電圧を最大ピーク値に対応した前記
時間間隔内に含まれる記録用クロックパルスの数に応じ
た個数に等分して、これを電圧比較回路における各基準
電圧とし、この各基準電圧と前記積分回路から出力され
る積分電圧の瞬時値とを比較して積分電圧が各基準電圧
を越えるごとに当該電圧比較回路からパルスを発生させ
、このパルスから前記入力パルス列に同期したクロック
パルスを再生させるようにしたものである。

［第１実施例］ 以下この発明の第１実施例を第１図〜第７図に基づいて
説明する。

この実施例は、ＲＬＬ符号のうち（２，７）符号で符号
化されて光ディスクに記録されたデータからクロックパ
ルスを発生させるようにしたものである。

第１表は、光ディスクに対する入力データの各パターン
を、一定の規則に従って（２，７）符号化した符号化デ
ータを示す表である。

第　　１　　表 （２、ア）符号は、１１０　ＩＩと“１″の２値信号の
組合わせで構成され、前記したように隣接する２つの１
″の間に最小で２個、最大で７個の″“Ｏ１１が存在し
ている。

この実施例は、１′”信号を基にして゛１″信号間に存
在する″′０″０′個数を読み取り、同期クロックパル
スを再生させるようにしたものである。

まず回路構成を説明すると、第１図中符号１はパルス列
ｆｉｎの入力端子で、パルス列ｆｉｎは図示省略の光デ
ィスクに記録された符号化データを光ピツクアップで検
出して得られたもので、後述の第７図（ａ）に示すよう
に記録用クロックパルスの周期の整数倍の時間間隔の周
期を有している。

２はパルス列ｆｉｎを２分周する分周回路で、フリップ
フロップで構成されている。分周回路２のＱ出力端子は
、第１の積分回路３ａに接続されている。第１の積分回
路３ａは、パルス列ｆｉｎの周期に対応した時間間隔だ
け、コンデンサＣａを定電流Ｉで充電して三角波の積分
電圧Ｖａを出力するもので、その出力端子は、一方は第
１のピークホールド回路４ａに接続され、他方は第１の
電圧比較回路６ａにおけるｅ入力端子７ａに接続されて
いる。

第１のピークホールド回路４ａにより第１の積分回路３
ａから出力される積分電圧Ｖａの最大ピ−ク値が保持さ
れる。

第１のピークホールド回路４ａの出力端子は、第１の分
圧回路５ａに接続されている。第１の分圧回路５ａは、
第１のピークホールド回路４ａで保持された最大ピーク
電圧を、最大ピーク値に対応したパルス列ｆｉｎの１周
期中に含まれる記録用クロックパルスの数に対応した個
数に等分するもので、この等分された各電圧値が基準電
圧として第１の電圧比較回路６ａに設定される。なお電
圧比較回路６ａおよび分圧回路５ａについては、その詳
細を後述する。

分周回路２のＱ出力端子側にも、上記とほぼ同様に第２
の積分回路３ｂ、第２のピークホールド回路４ｂ、第２
の分圧回路５ｂ、および第２の電圧比較回路６ｂが順次
接続されている。

そして第１、第２の電圧比較回路６ａ、６ｂの出力端子
が、３人力ＯＲ回路８に入力されている。

ＯＲ回路８の残りの１個の入力端子には、パルス列ｆｉ
ｎの入力端子１が直接接続されている。

ＯＲ回路８の出力端にり０ツクパルスｆｏｕ　ｔの出力
端子９が接続されている。

次いで第１の゛電圧比較回路６ａおよび第１の分圧回路
５ａの詳細を、第２図〜第６図を参照して説明する。

まず第２図〜第４図は、電圧比較回路６ａおよび分圧回
路５ａの一例を示すものである。

（２，７）符号では隣接する″゛１′°１′°信号大で
７個の“０パ信号が存在し、パルス列ｆｉｎに＋３ける
最大時間間隔の１周期は、８個の記録用クロックパルス
分に相当する。このため分圧回路５ａは、等しい抵抗値
を有する１６個の抵抗Ｒの直列接続回路で構成され、ピ
ークホールド回路４ａに保持された最大ピーク電圧■ｐ
が上記８個の記録用クロックパルスの２倍の個数に相当
する１６等分されて１４個の基準電圧ｙｒｅｔ’ｌ〜Ｖ
ｒ　ｅ　ｆ　１４が作り出される。

一方、電圧比較回路６ａは、それぞれ入力トランジスタ
および基準トランジスタで構成された１４組（偶数組）
の差動対トランジスタ１１ａ〜１１ｎが備えられている
。そして各組の差動対トランジスタ１１ａ〜１１ｎにお
ける入力トランジスタのベースは、積分電圧Ｖａの入力
する入力端子７ａに共通に接続され、基準トランジスタ
のベースには、第１組の差動対トランジスタ１１ａに対
しては第１の基準電圧■ｒｅｆ１、第２の差動対トラン
ジスタ１１ｂに対しては第２の基準電圧Ｖｒｅｆ２とい
うように、それぞれ対応した基準電圧Ｖ　ｒ　ｅ　ｆ　
＋〜’Ｊ　ｒ　ｅ　ｆ　１４が入力されている。

各組の差動対トランジスタ１１ａ〜１１ｎにおけるエミ
ッタの共通接続点と一電源線路１２ｂとの間にはそれぞ
れバイアス電流源１３８〜１３ｎが接続されている。

また第１組の差動対トランジスタｌｌａから順番号を付
した場合において、奇数番の差動対トランジスタ１１ａ
１１１ｃ、ｌｉｅ・・・における基準トランジスタのコ
レクタおよび偶数番の差動対トランジスタ１１ｂ、１１
ｄ、ｌｌｆ・・・における入力トランジスタのコレクタ
が第１の出力電流路１４に共通に接続され、奇数番の差
動対トランジスタ１１ａ、ＩＩＧ、１１ｅ・・・におけ
る入力トランジスタのコレクタおよび偶数番の差動対ト
ランジスタ１１ｂ、１１ｄ、１１ｆ・・・における基準
トランジスタのコレクタが第２の出力電流路１５に共通
に接続されている。

第１の出力電流路１４と一電源線路１２ｂとの間には、
補正用のバイアス電流源１３ｏが接続されている。

また第１、第２の出力電流路１４．１５と十電源線路１
２ａとの間には、出力段をシングルエンドにするためト
ランジスタ１６．１７で構成されたカレントミラー回路
が接続されている。１８は出力トランジスタで、そのコ
レクタに接続された出力端子１９ａからパルスｆａが出
力される。而して電圧比較回路６ａは、１４個の反転電
圧を持つ反転形の電圧比較回路として構成されている。

そして電圧比較回路６ａは、各基準電圧Ｖｒｅｆ１〜Ｖ
　ｒ　ｅ　ｆ　１４と入力端子７ａから入力する積分電
圧Ｖａとを比較し、第３図に示すように積分１１ＥＥＶ
ａが各基準電圧Ｖ　ｒ　ｅ　ｆ　＋　〜Ｖ　ｒ　ｅ　ｆ
　＋４を越えるごとに、出力端子１９ａから出力される
電圧が″Ｌ″→ＩＩ　Ｈ１１→１１　Ｌ　１１・・・と
反転してインバータとしての論理動作をし、最大で７個
のパルスｆａを出力する。

第４図は、第２図の回路構成からなる電圧比較回路６ａ
をブロックで示した図で、前記第１図中の６８で示す電
圧比較回路に相当する。上記の電圧比較回路６ａは、そ
の回路構成にコンデンサが用いられていないのでＩＣ化
する上で極めて有利性を有している。

次いで第５図および第６図には、電圧比較回路および分
圧回路の他の例を示す。

まず分圧回路５　ａ　Ｊ　は、等しい抵抗値を有する８
個の抵抗Ｒの直列接続回路で構成され、ピークホールド
回路４ａからボルテージフォロワ２１を介して供給され
た最大ピーク電圧■ｐが、８等分されて７個の基準電圧
Ｖｒｅｆ１〜Ｖ　ｒ　ｅ　ｆ　７が作り出される。

一方、電圧比較回路は、それぞれ１個の反転電圧を持つ
第１〜第７のコンパレータＣ１〜Ｃ７が７個並設され、
各コンパレータＣ１〜Ｃ７の出力端子にそれぞれ単安定
マルチバイブレータＭ１〜Ｍ７が接続されている。

第１〜第７のコンパレータＣ１〜Ｃ７の十入力端子には
、積分回路３ａから出力される積分電圧Ｖａが共通に入
力され、−入力端子には、第１のコンパレータＣ１には
第１の基準電圧ｖｒｅ　ｆ’、　、第２のコンパレータ
Ｃ２には第２の基準電圧ｖｒｅｆ２というように、それ
ぞれ対応した基準電圧Ｖｒｅｆｌ〜Ｖｒｅｒ７が入力さ
れている。

また各単安定マルチバイブレータＭ１〜Ｍ７の出力端子
は、７人力ＯＲ回路２２にそれぞれ入力され、このＯＲ
回路２２の出力端にパルスｆａの出力端子１９ｂが接続
されている。

そして各基準電圧ｖｒｅｔ’１〜Ｖｒｅｆｙと積分電圧
Ｖａとが第１〜第７の各コンパレータＣ１〜Ｃ７により
比較され、第６図に示すように積分電圧Ｖａが各基準電
圧ｖｒｅｆ１〜Ｖｒｅｆ７を越えるごとに第１〜第７の
各コンパレータの出力電圧が順次に゛Ｈ″レベルに立上
がる。この゛Ｈ°ルベルへの立上がりで各単安定マルチ
バイブレータＭ１〜Ｍ７から所定パルス幅のパルスが順
次に出力され、ＯＲ回路２２でその論理和がとられて出
力端子１９ｂからパルスｆａが出力される。

第２の電圧比較回路６ｂおよび分圧回路５ｂも上記と同
様に構成されている。

次に第７図の（ａ）〜（３）を用いて同期クロックパル
ス再生回路の作用を説明する。なお第１、第２の電圧比
較回路５ａ、６ｂｉｒ３よび分圧回路５ａ、５ｂとして
は第２図に示すものがそれぞれ適用されているものとす
る。

光ディスクから光ピツクアップで検出されたパルス列ｆ
１ｎは、隣接する２つの１″の間に２〜７個の０″が存
在して、記録用クロックパルスの周期の整数倍の周期を
有している。

パルス列ｆｉｎは、分周回路２に入力されて２分周され
、分周回路２からは記録用クロックパルスの周期の３〜
８倍の周期を持つパルス列が出力される（第７図（ｂ）
）。

分周回路２の一方の出力Ｑ　−１１０ＩＴで第１の積分
回路３ａが動作し、当該“０′′パルスのパルス幅に相
当する時間間隔だけ積分回路３ａにおけるコンデンサＣ
ａが定電流Ｉで充電されて、その出力端子から積分時間
間隔に比例したピーク値を有する三角波の積分電圧Ｖａ
が出力される（第７図（Ｃ））。第１の積分回路３ａの
コンデンサＣａに充電された第７図（Ｃ）の各積分電圧
Ｖａは、分周回路２の出力がＱ　＝　１１１１＋のとき
に放電される。

出力された積分電圧Ｖａは、一方で第１のピークホール
ド回路４ａに入力し、このピークホールド回路４ａで積
分電圧ｖａの最大ピーク値ｖｐが保持される。分周回路
２から出力されるＱ＝”Ｏ”のパルス幅の最大値は、記
録用クロックパルスの８クロックパルス分に相当するの
で、上記の最大ピーク値ｖｐは記録用クロックパルスの
８周期に対応した値を有している。

而して入力端子１に、“’１０００００００１”という
パルス列ｆｉｎのデータが入力されると、このとき第１
の積分回路３ａから最大ピーク値Ｖｐの積分電圧ｖａが
生じてこれが第１のピークボールド回路４ａに保持され
る。

なお、第１のピークホールド回路４ａは、上記のように
第１の積分回路３ａから出力される積分電圧Ｖａのうち
最大ピーク電圧Ｖｐを保持するので、第７図（Ｃ）に示
すように第１のピークホールド回路４ａは、最大ピーク
電圧Ｖｐが現われるまで、その保持が待機される。しか
し第１の分周回路２および積分回路４ａは、ＭＨ７のオ
ーダーの周波数で作動しており、第１の積分回路３ａの
出力Ｖａ中に最大ピーク値Ｖｐが現われるまでの時間は
、従来のＰＬＬを用いた回路において、そのＰＬ’Ｌル
ープが安定するまでの遅れ時間と較べると極めて短かい
。したがってこれにより高速性が失われるということは
ない。

上記のようにして第１のピークホールド回路４ａに保持
された最大ピーク電圧Ｖｐは、第１の分圧回路５ａで１
６等分されて第１〜第１４の１４個の基準電圧ｙｒｅ’
ｒｌ〜Ｖ　ｒ　ｅ　ｆ　１４が作り出され、これらの基
準電圧Ｖｒｅｆ１〜ＶｒｅｆＩ４が第１の電圧比較回路
６ａに設定される。

また第１の積分回路３ａから出力された積分電圧Ｖａは
、他方では第１の電圧比較回路６ａにおける○入力端子
７ａに直接入力され、当該筒１の電圧比較回路６ａにお
いて前記第１〜第１４の各基準電圧Ｖｒｅｒ１〜Ｖｒｅ
ｆＩ４と、積分電圧Ｖａとが比較される。そして積分電
圧Ｖａの瞬時値が各基準電圧Ｖｒｅｆ１〜Ｖ　ｒ　ｅ　
ｆ　１４を越えるごとに、第１の電圧比較回路６ａの出
ツノ電圧はＩＩ　Ｌ　ＩＩ→“′Ｈ′′→゛Ｌ　１１・
・・と反転してパルスｆａが発生される（第７図（ｄ）
）。

また分周回路２の他方の出力Ｑ　＝　ＩＩ　Ｏ１１で第
２の積分回路３ｂが動作し、以下用２のピークホールド
回路４ａ、第２の分圧回路５ｂ、および第２の電圧比較
回路６ｂが、上記とほぼ同様に作用して、第２の電圧比
較回路６ｂからパルスｆｂが出力される（第７図（ｆ）
）。

而して分周回路２におけるＱおよびＱの各出力端子から
の出力が交互に１１０　＃ｌレベルに転じると、これに
対応して第１、および第２電圧比較回路６ａ、５ｂから
パルスｆａ１ｆｂが交互に出力されるが、このｆａｌｆ
ｂのパルス中には、三角波の積分電圧Ｖａの立上り時に
対応したパルス出力が欠けている。

そこでＯＲ回路８により上記の両パルスｆａ。

ｆｂと、入力端子１から入力するパルス列ｆｉｎとの三
者の論理和がとられて、出力端子９から入力パルス列ｆ
ｉｎに同期したクロックパルスｆ。

ｕｔが出力される（第７図（ツバ。

［第２実施例］ 第８図および第９図には、この発明の第２実施例を示す
。第８図のブロック図に示すようにこの実施例は、前記
第１図における第１、第２の２個のピークホールド回路
４ａ、４ｂを、１個のピークボールド回路４で共用し、
また第１、第２の電圧比較回路６ａ、６ｂに対する分圧
回路５も、１個で共用したものである。

第１、第２の両積分回路３ａ、３ｂから出力される積分
電圧Ｖａ、Ｖｂの最大ピーク値Ｖｐは等しいので、ピー
クホールド回路４は上記のように１個で共用することが
できる。

第９図の回路は、ブロック図で示した第８図の回路を、
さらに具体的に示したもので、第１、第２の積分回路３
ａ、３ｂにはそれぞれトランジスタ２３ａ、２３ｂが備
えられ、分周回路２におけるＱ出力端子が抵抗２４ａを
介してトランジスタ２３ａのベースに接続され、トラン
ジスタ２３ａのコレクタは、コンデンサＣａの非接地端
に接続されている。分周回路２のＱ出力端子側について
も、これとほぼ同様に、Ｑ出力端子が抵抗２４ｂを介し
てトランジスタ２３ｂのベースに接続され、トランジス
タ２３ｂのコレクタは、コンデンサＣｂの非接地端に接
続されている。

分周回路２の一方の出力Ｑ　＝　１１０　ＩＩで他方の
出力Ｑ　＝　１１１１＋のとき、第２の積分回路３ｂに
おけるトランジスタ２３ｂがオンに転じて、第２の積分
回路３ｂは非作動状態に設定されるとともにコンデンサ
ｃｂに充電された積分電圧ｖｂがトランジスタ２３ｂを
通じて放電される。このとき第１の積分回路３ａにおい
てはトランジスタ２３ａはオフ状態となるので、コンデ
ンサＣａは定電流Ｉで充電される。

上記と逆に、一方の出力Ｑ＝’“１″′で他方の出力Ｑ
＝“′０″のときは、第１の積分回路３ａが非作動状態
に設定され、第２の積分回路３ｂのコンデンサｃｂが定
電流１で充電されて積分作用が行なわれる。

またピークホールド回路４には、オペアンプおよびダイ
オード２５ａと２６ａ、２５ｂと２６ｂで構成された積
分電圧Ｖａを整流するための整流回路が２回路並設され
、両ダイオード２６ａ１２６ｂのカソードが、最大ピー
ク電圧Ｖｐ保持用のコンデンサＣｄの非接地端に共通に
接続されている。

コンデンサｃｄの非接地端は、ボルテージホロワ２７を
介して分圧回路５に接続されている。

而してコンデンサＣｄの非接地端には、両ダイオード２
６ａ、２６ｂのカソード、およびボルテージホロワ２７
の非反転入力端子が接続されて極めて高抵抗状態に保持
され、最大ピーク電圧ｖｐが確実に保持される。

分周回路２、上記の両積分回路３ａ、３ｂ、ピークホー
ルド回路４．および第１、第２の電圧比較回路６ａ、６
ｂ等の動作によりパルス列ｆｉｎに同期したクロックパ
ルスｆｏｕ　ｔの発生する作用は、前記第１実施例のも
のとほぼ同様である。

第２実施例によれば回路構成を一層簡単にすることがで
きるとともに、分圧回路５には山積分電圧ｖａ、ｖｂの
最大ピークｌ１ｆｆＶｌ）が加えられるので最大ピーク
電圧Ｖｐを分圧回路５で分圧配分するタイミングの調整
頻度が高くなり、クロックパルスｆｏｕ　ｔを一層安定
性よく発生させることができる。

［第３実施例］ 第１０図および第１１図＜ａ＞〜＜Ｌ）には、この発明
の第３実施例を示す。

この実施例は、第１、第２の積分回路３ａ、３ｂにおけ
る積分電圧ｖａ、ｖｂの放電時の立下り波形による第１
、第２の電圧比較回路６ａ、６ｂからの誤パルスの発生
を防止するとともに、ＯＲ回路８でパルスｆａ、ｆｂと
ともに論理和をとるためのパルス列ｆｉｎを、単安定マ
ルチバイブレータで゛所定のパルス幅に整形して、より
一層正確なりロックパルスｆｏｕ　ｔを出力させるよう
にしたものである。

まず第１、第２の電圧比較回路６ａ、６ｂからの誤パル
スの発生防止から述べると、前記第９図に示したように
第１、第２の積分回路３ａ、３ｂにそれぞれトランジス
タ２４ａ、２４ｂを備えさせて、これらのトランジスタ
２４ａ１２４ｂにより積分電圧Ｖａ、Ｖｂの放電を行な
う場合、第１１図の（ｅ）に点線ＥＣで示すように一定
の時間を必要とする。このためこの立下り時の波形ＥＣ
によって第１、第２の電圧比較回路６ａ、６ｂから誤パ
ルスＥａ（第１１図（ｆ））を発生する可能性がある。

そこで積分電圧ｆａ中に上記の立下り時の波形ＥＣが生
じる期間は、分周回路２のＱ出力が“０゛ルベルに転じ
る期間であるので、第１のＡＮＤ回路２８ａにより第１
の電圧比較回路６ａの出力パルスｆａと、分周回路２の
Ｑ出力との論理積をとり、誤パルスＥａをマスクし、Ｏ
Ｒ回路８には誤パルスｌｅａが入力しないようにしてい
る。

これと同様にして第２のＡＮＤ回路２８ｂにより第２の
電圧比較回路６ｂの出力パルスｆｂと分周回路２のＱ出
力との論理積をとり、第２の電圧比較回路６ｂ側の誤パ
ルスＥａをマスクしている（第１１図（Ｊ）、（Ｌ））
。

次いでパルス列ｆｉｎの整形について述べると、光ディ
スクに記録されている（２．７）符号化されたデータの
゛１″レベルパルスのパルス幅は、出力端子９から出力
されるクロックパルスｆｏｕｔの各パルス幅に正確に一
致していないのが一般的であり、通常は、第１１図の（
Ｃ）に符号Ｅｂで示すように長いパルス幅を有している
。そこでこれを単安定マルチバイブレータ２９で所定幅
にパルス整形し、これをＯＲ回路８で、第１、第２のＡ
ＮＤ回路２８ａ、２８ｂから出力される両パルスｆａ、
ｆ’ｂと論理和をとり、正確なパルス幅を有するクロッ
クパルスｆｏｕｔを発生させるようにしている。

なお上記第１〜第３の各実施例は、（２，７）符号で符
号化されて光ディスクに記録されたデータからクロック
パルスを発生させるようにしたものであるが、隣接する
２つの“１″の間に最大で７個の′０″が存在する（１
．７）符号についてもそのまま適用できる。

［第４実施例］ 第１２図および第１３図の（ａ）〜（１）には、この発
明の第４実施例を示す。

この実施例は、ＲＬＬ符号のうちＭＦＭ符号で符号化さ
れて光ディスクに記録されたデータからクロックパルス
を発生させるようにしたものである。

ＭＦＭ符号は、第１３図の（ａ）に示すように隣接する
２つの“′１″の間に１〜３個の′Ｏ″が存在している
。

そこでこの実施例においては、まず分圧回路５Ｃが等し
い抵抗値を有する８個の抵抗Ｒの直列接続回路で構成さ
れ、第１のピークホールド４ａに保持された最大ピーク
電圧Ｖｐ（第１３図（Ｃ））が、８等分されて第１〜第
６の６個の基準電圧Ｖｒｅｆ１〜Ｖ　ｒ　ｅ　ｆ　ｅが
作り出される。

第１の電圧比較回路６Ｃは、上記の各基準電圧Ｖｒｅｆ
１〜Ｖｒｅｆａが設定され、当該電圧比較回路６Ｃは６
個の反転電圧を持つ反転形の電圧比較回路として構成さ
れる。

そして第１の電圧比較回路６Ｃで、各基準電圧ｖｒｅｆ
１〜ｖｒｅｆ６と、第１の積分回路３ａから出力される
積分電圧ｖａとが仕較され第１３図の（Ｃ）、（ｄ）に
示すように積分電圧Ｖａが各基準電圧Ｖｒ　ｅ　ｆ　Ｈ
〜Ｖ　ｒ　ｅ　ｆ　ａを越えるごとに、その出力電圧が
Ｌ″→１１　Ｈ”→ＩＩ　Ｌ　１１と反転して最大で３
個のパルスｆａが出力される。

第１２図中には図示省略されているが、第２の積分回路
、第２のピークホールド回路、第２の分圧回路および第
２の電圧比較回路等も備えられていることは、前記第１
図の回路等と同様である。

而して、ＭＦＭ符号で符号化されたデータからクロック
パルスを発生させる同期クロックパルス再生回路は、分
圧回路および電圧比較回路の構成が、前記第１図等の回
路と異なるのみで、他の回路構成は前記第１図等のもの
とほぼ同様のものが適用される。

したがってＭＦＭ符号のパルス列ｆｉｎ（第１３図（ａ
））に同期したクロックパルスｆｏｕｔを発生させる作
用についても電圧比較回路６Ｃから最大で３個のパルス
ｆａが出力される点等を除いては、前記第１実施例のも
の等とほぼ同様である。

上記第１〜第４の各実施例は、何れも光デイスク装置に
記録されたデータからクロックパルスを発生させる場合
について述べたが、ここで磁気ディスク装置の場合につ
いて述べる。

磁気ディスク装置では、記録密度を上げるために、磁気
ディスク上の磁化の極性変化の回数を少な（するように
しであるのが一般的である。そして１１１　ＩＴ倍信号
入力するごとに、磁化極性を変える方法が取られる。し
たがって磁気ディスク装置では、磁気ディスクからパル
ス列ｆｉｎとして第７図の（ｂ）等におけるＱ出力が直
接得られ、このＱ出力のパルス幅が記録用クロックパル
スの周期の整数倍の時間間隔を有している。

このため磁気ディスクから検出されたパルス列により、
当該パルス列に同期したクロックパルスを得る同期クロ
ックパルス再生回路においては前記第１図等における分
周回路２は不要で、上記のＱ出力を直接積分回路３ａ、
３ｂに入力し、積分回路３ａ、３ｂのそれぞれからＱ出
力の“１″レベルおよび０”レベルのパルス幅に比例し
たビー゛り値を有する積分電圧を出力させるようにすれ
ばよい。

［発明の効！！］ 以上説明したように、この発明によれば記録媒体から検
出された記録用クロックパルスの周期の整数倍の時間間
隔の周期ないしはパルス幅を有するパルス列を、積分回
路に入力させて前記時間間隔に比例したピーク値を有す
る積分電圧を出力させ、この積分電圧のピーク値のうち
の最大ピーク値をピークホールド回路で保持し、この保
持した電圧を最大ピーク値に対応した前記時間間隔内に
含まれる記録用クロックパルスの数に応じた個故に等分
して、これを電圧比較回路における各基準電圧とし、こ
の各基準電圧と前記積分回路から出力される積分電圧と
を比較して、積分電圧が各基準電圧を越えるごとに当該
電圧比較回路からパルスを発生させ、このパルスから前
記入力パルス列に同期したクロックパルスを再生させる
ようにしたので、この種回路としては比較的簡単な回路
構成とすることができるとともに、従来のＰ　Ｌ　’Ｌ
を用いた回路のようにループが安定化するまでの遅れ時
間がないので、高速でクロックパルスを再生することが
できるという利点がある。

【図面の簡単な説明】

第１図はこの発明に係る周期クロックパルス再生回路の
第１実施例を示すブロック図、第２図は同上第１実ｔＭ
ＰＩＪに適用する電圧比較回路の一例を示す回路図、第
３図は同上電圧比較回路の作用を５２明するためのタイ
ミングチャート、第４図は同上電圧比較回路のブロック
図、第５図は第１図の第１実施例に適用する電圧比較回
路の他の例を示すブロック図、第６図は同上電圧比較回
路の作用を説明するためのタイミングチャート、第７図
は第１図の第１実施例の作用を説明するためのタイミン
グチャート、第８図はこの発明の第２実施例を示すブロ
ック図、第９図は同上第２実施例をさらに詳細に示す回
路図、第１０図はこの発明の第３実施例を示すブロック
図、第１１図は同上第３実施例の作用を説明するための
タイミングチャート、第１２図はこの発明の第４実施例
を示す要部ブロック図、第１３図は同上第４実施例の作
用を説明するためのタイミングチャートである。 １：パルス列の入力端子、 ２：分周回路、 ３ａ、３ｂ：積分回路、 ４．４ａ１４ｂ：ビークホールト［ｉｌｌ、５ａ、５ｂ
、６　ｃ　：　Ｗ圧比較回路、８：ＯＲ回路、 ９：クロックパルスの出力端子。 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 記録用クロックパルスの周期の整数倍の時間間隔の周期
   ないしはパルス幅を有し記録媒体から検出されたパルス
   列を入力して、前記時間間隔に比例したピーク値の積分
   電圧を出力する積分回路と、該積分回路から出力される
   積分電圧の最大ピーク値を保持するピークホールド回路
   と、 該ピークホールド回路で保持された電圧を最大の前記時
   間間隔内に含まれる前記記録用クロックパルスの数に対
   応した個数に等分して各基準電圧を作り出し、当該各基
   準電圧と前記積分回路から出力される積分電圧とを比較
   して該積分電圧が前記の各基準電圧を越えるごとにパル
   スを発生する電圧比較回路とを有し、 該電圧比較回路から発生するパルスにより前記パルス列
   に同期したクロックパルスを得ることを特徴とする同期
   クロックパルス再生回路。