JPS63199538A - デジタルデ−タ信号の同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタルデータ信号の同期装置に関する。

〔発明の概要〕

本発明は、メモリを備え、フレーム単位のデジタルデー
タ信号をメモリに書込み、メモリに記憶されているデジ
タルデータ信号を、フレーム毎に基準位相に揃うように
メモリから読み出すようにしたデジタルデータ信号の同
期装置において、スタート設定時には、デジタルデータ
信号のフレーム同期信号を検出し、フレーム同期信号が
所定のウィンド幅を有する第１のウィンド内にあるとき
は、デジタルデータ信号を、その位相が基準位相と一致
するようにメモリから読み出し、通常動作時は、デジタ
ルデータ信号のフレーム同期信号を検出し、フレーム同
期信号が第１のウィンドのウィンド幅より大なる所定の
ウィンド幅を有する第２のウィンド内にあるときは、デ
ジタルデータ信号を、その位相が基準位相と一致するよ
うにメモリから読み出すようにしたことにより、スター
ト設定時は、デジタルデータ信号の位相が基準位相と一
致するように、デジタルデータ信号の位相を自動的に最
適化できると共に、通常動作時は、デジタルデータ信号
の位相が、その広範囲な位相変化に追従して、基準位相
と一致するように、デジタルデータ信号の位相合わせを
自動的に行うことができるようにしたものである。

〔従来の技術〕

特になし。

〔発明が解決しようとする問題点〕

フレーム単位のデジタルデータ信号が複数系列あるとき
、それらデジタルデータ信号を１本化しようとする場合
、それら複数系列のデジタルデータ信号のフレーム毎の
位相が、基準位相と一致するように同期化する必要があ
る。

かかる点に鑑み本発明は、スタート設定時は、デジタル
データ信号の位相が基準位相と一致するように、デジタ
ルデータ信号の位相を自動的に最適化できると共に、通
常動作時は、デジタルデータ信号の位相が、その広範囲
な位相変化に追従して、基準位相と一致するように、デ
ジタルデータ信号の位相合わせを自動的に行うことので
きるデジタルデータ信号の同期装置を提案しようとする
ものである。

〔問題点を解決するための手段〕

本発明は、メモリ（２０３）を備え、フレーム単位のデ
ジタルデータ信号をメモリ　（２０３）に書込み、メモ
リ　（２０３）に記憶されているデジタルデータ信号を
、フレーム毎に基準位相に揃うようにメモリ（２０３）
から読み出すようにしたデジタルデータ信号の同期装置
において、スタート設定時には、デジタルデータ信号の
フレーム同期信号を検出し、フレーム同期信号が所定の
ウィンド幅を有する第１のウィンド内にあるときは、デ
ジタルデータ信号を、その位相が基準位相と一致するよ
うにメモリ　（２０３）から読み出し、通常動作時は、
デジタルデータ信号のフレーム同期信号を検出し、フレ
ーム同期信号が第１のウィンドのウィンド幅より大なる
所定のウィンド幅を有する第２のウィンド内にあるとき
は、デジタルデータ信号を、その位相が基準位相と一致
するようにメモリ　（２０３）から読み出すようにする
。

〔作用〕

上述せる本発明によれば、スタート設定時には、デジタ
ルデータ信号のフレーム同期信号を検出し、フレーム同
期信号が所定のウィンド幅を有する第１のウィンド内に
あるときは、デジタルデータ信号を、その位相が基準位
相と一致するようにメモＩＪ（２０３）から読み出し、
通常動作時は、デジタルデータ信号のフレーム同期信号
を検出し、フレーム同期信号が第１のウィンドのウィン
ド幅より大なる所定のウィンド幅を有する第２のウィン
ド内にあるときは、デジタルデータ信号を、その位相が
基準位相と一致するようにメモリ　（２０３）から読み
出す。

〔実施例〕

以下に、第１図を参照して、本発明の一実施例を詳細に
説明する。第１図は、本発明を適用したデジタル音声信
号のフレーム同期装置の一例である。このフレーム同期
装置は、ｌチップＩＣ（４００）及びこれに接続された
外付は回路から構成され、これはメモリ　（２０３）を
備える信号処理部（２００）、この信号処理部（２００
）に対する書き込み制御部（１００）及び読み出し制御
部（３００）から構成されている。尚、ＩＣ（４００）
は、ピン（１）〜（２４）を備えている。

先ず、書き込み制御部（１００）について説明する。ビ
ン（１）には、バイフェーズコードのＶりえばＡＥＳ／
ＥＢＵフォーマットの入カデジタル音声信号（そのデー
タレートは、１２８ｆｓ＝６．１４４ＭＨｚである。尚
、ｆｓはサンプリング周波数で、４８ｋＨｚである。）
が供給される。

この入力デジタル音声信号のフォーマットを、第３図に
示す。ｌフレーム（６２ビツト）のデジタル音声信号は
、２つのサブフレーム（３２ビツト）から構成される。

最初のサブフレームは、フレーム同期信号（サブフレー
ム同期信号を兼ねている）（サンプルプリアンプル信号
）Ｘと、それに順次続く補助デジタルデータ信号、チャ
ンネル１　　（ＣＨＩ）（右チャンネル）のデジタル音
声データ信号及びステータスビット信号Ｖ、Ｕ、Ｃ１Ｐ
とから構成される０次のサブフレームは、サブフレーム
同期信号（サンプルプリアンプル信号）Ｙと、それに順
次続く補助デジタルデータ信号、チャンネル２　（ＣＨ
２）（左チャンネル）のデジタル音声データ信号及びス
テータスビット信号Ｖ、ＵＳＣＳＰとから構成される。

又、１９２フレーム毎に１回は、プリアンプル信号Ｘは
プリアンプル信号（サブフレーム同期信号を兼ねたフレ
ーム同期信号）２と入れ換えられる。これは、上述のス
テータスビット信号■、ＵＳＣＳＰの内のユーザーズビ
ット信号Ｕが、１９２フレ一ム分で単位のユーザーズデ
ータを構成しているため、プリアンプル信号Ｚは、その
単位のユーザーズデータの同期信号と成る。

これらプルプリアンプル信号Ｘ、Ｙ及びＺは、夫々第４
図Ｂ、Ｃ及びＡ（夫々の左側及び右側の波形は、位相が
１８０度異なるだけで実質的に同じである）に、そ波形
が示されており、これらは夫々バイフェーズの規則から
一部外れた波形と成っている。即ち、バイフェーズのデ
ジタル信号は、スロットの境目で必ずレベルが反転し、
且つ“１”のときスロットの中央でレベルが反転する（
“θ″のときは反転しない）が、これら第４図Ａ−Ｃに
示す各プリアンプル信号Ｚ、Ｘ、Ｙは、スロット１及び
２の境目でレベルが反転していない。

さてピン（１）からの入力デジタル音声信号は微分回路
（１０１）に供給されて微分され、その微分出力が、ピ
ン（２）を通じて、外付けのプリアンプル検出回路（同
期検出回路）（１０２）に供給され、これよりの周波数
が２ｆｓのプリアンプル検出パルスが外付けの電圧制御
形可変発振器（１０３）に供給される。

可変発振器（１０３）からの周波数が２５６ｆｓ又は３
８４ｆｓの発振信号、即ち書き込みクロックパルス（Ｗ
ＣＫ）は、ピン（７）を介して分周比が１／２又は１／
３の分周器（カウンタ）（１０６）に供給されて、分周
（カウントダウン）される。この分周器（１０６）には
、ピン（８）から書き込みパルス選択信号（ＷＣＫ　　
５ＥＬ）が供給されて、可変周波数発振器（１０３）の
発振周波数２５６ｆｓ、３８４ｆｓに応じて、分周比（
１／２．１／３）が選択される。

カウンタ（１０６）からの周波数が１２８ｆｓのクロッ
クパルスは、分周比が１／６４の分周器（カウンタ）（
１０５）に供給される。分周器（１０５）から得られた
周波数が２ｆｓのクロックパルスは、ピン（４）を介し
て可変発振器（１０３）に供給される。

可変発振器（１０３）は位相比較器を内蔵しており、そ
の位相比較器で、プリアンプル検出回路（１０２）から
の周波数が２ｆｓの検出パルスと、分周器（１０５）か
らの周波数が２ｆｓのクロックパルスとを位相比較し、
これによってこの発振器（１０３）は、入力デジタル音
声信号に位相同期した、周波数が２５６ｆｓ又は３８４
ｆ５の発振信号を出力する。

（１０４）は書き込みデータ存在検出回路で、ピン（３
）を介して得られたプリアンプル検出回路（１０２）か
らの検出パルス及び入力端子（１０４ａ）からの書き込
みデータの有無の信号を受ける。そして、可変発振器（
１０３）は書き込みデータ存在検出回路（１０４）によ
って制御され、書き込みデータのあるときのみ、プリア
ンプル検出回路（１０２）からの検出パルスをラッチし
て、上述の位相比較を行い、書き込みデータのないとき
は、前の位相比較結果を保持するようになされている。

書き込みデータ存在検出回路（１０４）からの検出出力
はピン（９）を通じて、外付けの表示用発光ダイオード
Ｄ１に供給される。

（１０８）はプリアンプルデコーダ（プリアンプル抽出
回路）で、ピン（１）からの入力デジタル音声信号を受
る。（１０７）はウィンドパルス発生回路で、分周器（
１０５）からの周波数が２ｆｓのクロックパルスを受け
、これに基づいてウィンドパルスを発生し、このウィン
ドパルスがプリアンプルデコーダ（１０８）に供給され
ることによって、プリアンプル信号の誤検出を回避する
ようにしている。。

（１１０）は書き込みアドレス発生回路である。

分周器（１，０６）からの周波数が１２８ｆｓのクロッ
クパルスが、分周比が１／２の分周器（１０９）に供給
されて１／２に分周され、これより得られた周波数が５
４ｆｓのクロックパルスが書き込みアドレス発生回路（
１１０）に供給される。プリアンプルデコーダ（１０８
）から得られたプリアンプル信号ｘ、ｙ、ｚは、書き込
みプリアンプル信号ｗｘ、ｗｙ、ｗｚとしてピン（１０
）、（１１）、（１２）に供給されると共に、その内の
プリアンプル信号Ｘ、、Ｚが、ロードパルスとしてアド
レス発生回路（１１０）に供給される。

尚、ピン（１７）はテスト用ピン、ピン（１８）は＋　
５ｖの電源電圧入力端子、ピン（６）は接地端子である
。

次に、読み出し制御部（３００）について説明する。ピ
ン（２０）からの周波数が２５６ｆｓ又は３８４ｆｓの
読み出しクロックパルスＲＣＫが、分周比が１／２又は
１／３の分周器（カウンタ）（３０２）に供給されて分
周（カウントダウン）される。こψ分周器（３０２）に
は、ピン（１９）から読み出しパルス選択信号（ＲＣＫ
　　５ＥＬ）が供給されて、読み出しクロックパルスＲ
ＣＫの周波数２５６ｆｓ、３８４ｆｓに応じて、分周比
（１／２．１／３）が選択される。この分周器（３０２
）には、ピン（２１）からの基準プリアンプル信号ＲＥ
Ｆ　　Ｘが供給される。

（３０７）はプリアンプル信号Ｙの検出回路で、これに
は書き込み制御回路（１００）のプリアンプルデコーダ
（１０Ｂ）からのプリアンプル信号Ｙが供給されて、こ
の検出回路（３０７）からプリアンプル信号Ｙの検出パ
ルスが得られる。

（３０Ｂ）は判別回路で、ピン（２１）からの基準プリ
アンプル信号ＲＥＦ　　Ｘ及び検出回路（３０７）から
のプリアンプル信号Ｙの検出パルスを受けて、ピン（１
）からの入力デジタル音声信号のプリアンプル信号Ｙに
最も近い基準プリアンプル信号ＲＥＦ　　Ｘを検出した
とき、判別パルスを発生する。

（３０４）は読み出しアドレス発生回路である。

分周器（３０２）からの周波数が１２８ｆｓのクロック
パルスが、分周比が１／２の分周器（３０３）に供給さ
れて！／２に分周され、これより得られた周波数が５４
ｆｓのクロックパルスが読み出しアドレス発生回路（３
０４）に供給される。この読み出しアドレス発生回路（
３０４）には、ピン（１５）、（１４）からのアドバン
スセレクト信号ＡＤＶ−１、ＡＤＶ−０が供給されると
共に、判別回路（３０８）からの判別パルスがロードパ
ルスとして供給される。

この２ビツトのアドバンスセレクト信号ＡＤＶ−１、Ａ
ＤＶ−０に応じて、後述する信号処理部（２００）のメ
モリ　（２０３）から読み出されたデジタル音声信号の
読み出しタイミングを、４つの微少位相状態に変化させ
て、その読み出されたデジタル音声信号に対するプリア
ンプル信号の相対的な位相を４つの状態に変化し得るよ
うになされている。

（３０１）は、基準プリアンプル信号ＲＥＦＸの存在検
出回路で、これには、ピン（２１）からの基準プリアン
プル信号ＲＥＦ　　Ｘが供給される。これよりの基準プ
リアンプルＲＥＦ　　Ｘの存在検出信号が、ピン（１６
）を通じて外付けの表示用発光ダイオードＤ２に供給さ
れる。

（３０６）はリセットパルス発生回路で、これにはピン
（１３）からの電源投入時に発生するリセットパルスＲ
３Ｔ、基準プリアンプル信号Ｘの存在検出回路（３０１
）からの基準プリアンプルＲＥＦ　　Ｘの存在検出信号
及び書き込み制御部（１００）の書き込みデータ存在検
出回路（１０４）からの書き込みデータ存在検出パルス
が供給され、これよりのリセットパルスが読み出しアド
レス発生回路（３０４）及び書き込み制御部（１００）
の書き込みアドレス発生回路（１１０）ｔ：ロードパル
スとして供給される。

尚、第５図には、読み出しクロックパルスＲＣＫが２５
６　ｆ　ｓ及び３８４ｆｓの場合の、基準プリアンプル
信号ＲＥＦＸ（同図Ａ、Ｆ）　、周波数が２５６ｆｓ／
３８４ｆｓのクロックパルス（同図Ｂ、Ｇ）、ロードパ
ルス（同図Ｃ５Ｈ）　、周波数が１２８ｆｓのクロック
パルス（同図り、Ｉ）及び６４ｆｓのクロックパルス（
同図Ｅ、Ｊ）の夫々波形が示されている。

（３０５）はプリアンプル発生回路で、これには読み出
しアドレス発生回路（３０４）からの読み出しアドレス
信号が供給される。このプリアンプル発生回路（３０５
）からは、第６図Ａ、Ｂの周波数が夫々６４ｆｓ、１２
８ｆｓのクロックパルスに同期した、第６図Ｃ，Ｄ、Ｅ
に示すリターンゼロ）のプリアンプル信号ＲＺ　　Ｘ、
ＲＺ　　Ｙ及びＲＺ　　Ｚと、第６図Ｆ、Ｇ、Ｈに示す
ノンリタンツーゼロのプリアンプル信号ＮＲＺ　　Ｘ、
ＮＲＺ　　Ｙ、、ＮＲＺ　　Ｚが発生する。

次に、信号処理部（２００）について説明する。

（２０１）はＡＥＳ／ＥＢＵデコーダで、これにはピン
（１）からのＡＥＳ／ＥＢｔＪフォーマットのバイフェ
ーズのデジタル音声信号が供給される。

このデコーダ（２０１）から、ＲＺコードのデジタル音
声信号が得られ、これが直列−並列変換回路（２０２）
に供給されて並列４ビツトのデジタル音声信号に変換さ
れる。（２Ｑ　３）はメモリで、１２８　（＝３２Ｘ４
）ビットの容量を有し、これは丁度デジタル音声信号を
２フレ一ム分記憶できる容量である。

（２０４）は、このメモリ　（２０３）に対するメモリ
制御回路で、これには書き込み制御回路（ｌ　ＯＯ）の
分周器（１０９）からの周波数が６４ｆｓのクロックパ
ルス、読み出しアドレス発生回路（１１０）からの読み
出しアドレス信号及び書き込みアドレス発生回路（３０
４）からの書き込みアドレス信号が供給される。そして
、このメモリ制御回路（２０４）からの周波数が６４ｆ
ｓのクロックパルス及び書き込みアドレス信号及び読み
出しアドレス信号がメモリ　（２０３）に供給される。

直列−並列変換回路（２０２）からの並列４ビツトのデ
ジタル音声信号はメモリ　（２０３）に供給されて書き
込まれて記憶され、これより読み出された４ビツトの並
列デジタル音声信号は並列−直列変換回路（２０５）に
供給されて元の直列デジタル音声信号に変換される。

（２０６）はＲＺプリアンプル挿入回路、（２０７）は
ＮＲＺプリアンプル挿入回路で、これらプリアンプル挿
入回路（２０６）、（２０７）には、並列−直列変換回
路（２０５）からの直列デジタル音声信号が供給される
。そして、プリアンプル発生回路（３０５）からのプリ
アンプル信号ＲＺＸ、Ｙ、Ｚ（第６図Ｃ，，ｌ）、　Ｌ
！：ノかに乙プリアンプル挿入回路（２０６）に供給さ
れて直列デジタル音声信号に挿入されて、プリアンプル
信号の付は替えが行われ１、プリアンプル発生回路（３
０５）からのプリアンプル信号ＮＲＺ　　Ｘ、Ｙ、　Ｚ
　（第６図Ｆ、ＧＳＨ）がＮＲＺプＩＪ　７７プル挿入
回路（２０５）に供給されて直列デジタル音声信号に加
算されて、プリアンプル信号の付は替えが行われる。

ＲＺプリアンプル挿入回路（２０６）の出力がＡＥＳ、
／ＥＢＵエンコーダ（２０Ｂ）に供給されてエンコード
されて、データレートが１２８ｆｓのＡＥＳ／ＥＢＵフ
ォーマットのデジタル音声信号がピン（２４）に出力さ
れる。又、ＲＺプリアンプル挿入回路（２０６）の出力
が、インバータ（２０９）に供給されて位相反転される
ことにより、ビン（２２）にＲＺコードのデジタル音声
信号が出力される。又、ＮＲＺプリアンプル挿入回路（
２０７）からの周波数が１２８ｆｓのＮＲＺコードのデ
ジタル音声信号がビン（２３）に出力される。

次の第２図をも参照して、この第１図のデジタル音声信
号のフレーム同期装置の、メモリ（２０３）に対する書
き込み及び読み出しの動作を説明する。第２図Ａ−Ｄは
、メモリ　（２０３）に書き込まれる入力デジタル音声
信号のフレーム信号の種々の位相のものを示している。

第２図Ｅはメモリ（２０３）から読み出され、且つプリ
アンプル信号の付は替えられた出力デジタル音声信号で
、その位相が基準位相に一致せしめられたものを示して
いる。

書き込みアドレス信号発生回路（１１０）は、メモリ　
（２０３）が上述したように、入力デジタル音声信号の
２フレ一ム分を記憶できる容量を有しているため、これ
にプリアンプル信号Ｘ又は２が２個供給される毎に１回
ロードされζ、アドレス信号のアドレスが最初のアドレ
スに戻るようにされて、その度に直列−並列変換回路（
２０２）からの並列デジタル音声信号がそのプリアンプ
ル信号Ｘ又はＺから２フレ一ム分メモリ（２０３）に書
き込まれる。

又、読み出しアドレス信号発生回路（３０４）は、ピン
（１）からの入力デジタル音声信号のプリアンプル信号
Ｙに最も近い基準プリアンプル信号ＲＥＦ　　Ｘが２個
供給される毎に１回ロードされて、アドレス信号のアド
レスが最初のアドレスに戻るようにされて、その度に並
列デジタル音声信号がそのプリアンプル信号Ｘ又はＺか
ら２フレ一ム分ずつ読み出され、その読み出された並列
デジタル音声信号のプリアンプル信号Ｘ又はＺの位置の
タイミングは基準プリアンプル信号ＲＥＦＸのタイミン
グと一致せしめられている。

従って、読み出しアドレス発生回路（３０４）がリセッ
ト回路（３０６）からのリセット信号によってリセット
されない限り、第２図に示す如（、ピン（１）からの入
力デジタル音声信号のプリアンプル信号Ｘが、メモリ　
（２０３）の容量で決まるそのデジタル音声信号の２フ
レ一ム分に対応する６４ビツトのウィンド幅を有する第
２のウィンド内にある限り、そのプリアンプル信号Ｘを
有する第２図Ａ−Ｄのフレーム信号は、総て第２図Ｅに
示す如く基準位相で読み出されることに成る。

尚、第２のウィンドの中心の位相は、第２図Ｅの基準プ
リアンプル信号ＲＥＦ　　Ｘの位相に対し、ｌフレーム
分前の位相である。

リセットパルス発生回路（３０６）は、電源投入時、ピ
ン（１）に入力デジタル音声信号が供給されなくなった
とき（即ち、入力プリアンプル信号Ｘが検出されなくな
ったとき）及び基準プリアンプル信号ＲＥＦ　　Ｘが検
出されなくなったときにリセットパルスを発生する。こ
のリセットパルスが発生すると、これが書き込みアドレ
ス発生回路（１０７）及び読み出しアドレス発生回路（
３０４）に供給されて、共にロードされて、アドレス信
号のアドレスが最初のアドレスに戻るようにされる。

このため、リセットパルス発生回路（３０６）からリセ
ットパルスが発生したときは、第２図に示すごとく、ピ
ン（１）からの入力デジタル音声信号のプリアンプル信
号Ｘが、デジタル音声信号の１フレ一ム分に対応する３
２ビツトのウィンド幅を有する第１のウィンド内にある
限り、そのプリアンプル信号Ｘを有する第２図Ｂ−Ｄの
フレーム信号は、総て第２図Ｅに示す如く基準位相で読
み出されることに成る。この第１のウィンドの中心の位
相は、第２のウィンドの中心の位相と同じである。

〔発明の効果〕

上述せる本発明によれば、スタート設定時は、デジタル
データ信号の位相が基準位相と一致するように、デジタ
ルデータ信号の位相を自動的に最適化できると共に、通
常動作時は、デジタルデータ信号の位相が、その広範囲
な位相変化に追従して、基準位相と一致するように、デ
ジタルデータ信号の位相合わせを自動的に行うことので
きるデジタルデータ信号の同期装置を得ることができる
。

【図面の簡単な説明】

第１図は本発明を適用したデジタル音声信号のフレーム
同期装置の一例を示すブロック線図、第２図はその動作
概念図、第３図はデジタル音声信号のフォーマントを示
す図、第４図はプリアンプル信号を示すタイミングチャ
ート、第５図は読み出しクロックパルスの生成を示すタ
イミングチャート、第６図はプリアンプル信号を示すタ
イミングチャートである。 （１００）は書き込み制御部、（２００）は信号処理部
、（３００）は読み出し制御部、（２０３）はメモリ、
（２０４）はメモリ制御回路である。

Claims (1)

1. 【特許請求の範囲】 メモリを備え、フレーム単位のデジタルデータ信号を該
   メモリに書込み、該メモリに記憶されている上記デジタ
   ルデータ信号を、上記フレーム毎に基準位相に揃うよう
   に上記メモリから読み出すようにしたデジタルデータ信
   号の同期装置において、 スタート設定時には、上記デジタルデータ信号のフレー
   ム同期信号を検出し、該フレーム同期信号が所定のウイ
   ンド幅を有する第１のウインド内にあるときは、上記デ
   ジタルデータ信号を、その位相が上記基準位相と一致す
   るように上記メモリから読み出し、 通常動作時は、上記デジタルデータ信号のフレーム同期
   信号を検出し、該フレーム同期信号が上記第１のウイン
   ドのウインド幅より大なる所定のウインド幅を有する第
   ２のウインド内にあるときは、上記デジタルデータ信号
   を、その位相が上記基準位相と一致するように上記メモ
   リから読み出すようにしたことを特徴とするデジタルデ
   ータ信号の同期装置。