JPS6218756U - - Google Patents
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- Publication number
- JPS6218756U JPS6218756U JP1981285U JP1981285U JPS6218756U JP S6218756 U JPS6218756 U JP S6218756U JP 1981285 U JP1981285 U JP 1981285U JP 1981285 U JP1981285 U JP 1981285U JP S6218756 U JPS6218756 U JP S6218756U
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- JP
- Japan
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- 238000007689 inspection Methods 0.000 claims 5
- 230000005856 abnormality Effects 0.000 claims 1
- 238000004590 computer program Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
- Control By Computers (AREA)
Description
第１面は、この考案の一実施例による被点検ユ
ニツト疑似装置の構成図、第２図は、従来の疑似
装置の構成図である。 図中、１は計算機、４はレジスタ、５はオフセ
ツトレジスタ、６は加算器、７はＲＡＭである。
なお、図中同一符号は同一、又は相当部分を示す
。
ニツト疑似装置の構成図、第２図は、従来の疑似
装置の構成図である。 図中、１は計算機、４はレジスタ、５はオフセ
ツトレジスタ、６は加算器、７はＲＡＭである。
なお、図中同一符号は同一、又は相当部分を示す
。
補正 昭６１．８．２１
図面の簡単な説明を次のように補正する。
明細書第７ページ第７行「第１面」を「第１図
」と訂正する。
」と訂正する。
Claims (1)
- 計算機より被点検ユニツトに送出すべき点検（
試験）データを送出し、その点検データに対応す
る上記被点検ユニツトの特性データを上記計算機
に返送してその計算機プログラムの異常（バグ）
を点検する被点検ユニツト疑似装置において、上
記計算機より送出される点検データを記憶するレ
ジスタ、このレジスタに記憶される上記点検デー
タに対応するオフセツトデータを記憶するオフセ
ツトレジスタ、これら両レジスタのデータ値を加
算出力する加算器、この加算出力データをアドレ
スとして、そのアドレスに上記レジスタに記憶さ
れる上記点検データに対応する上記被点検ユニツ
トの特性データが予め記憶された記憶回路を備え
、上記加算器の加算出力データを上記記憶回路の
読出しアドレスデータとして用いたことを特徴と
する被点検ユニツト疑似装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981285U JPS6218756U (ja) | 1985-02-14 | 1985-02-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981285U JPS6218756U (ja) | 1985-02-14 | 1985-02-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218756U true JPS6218756U (ja) | 1987-02-04 |
Family
ID=30814740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981285U Pending JPS6218756U (ja) | 1985-02-14 | 1985-02-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218756U (ja) |
-
1985
- 1985-02-14 JP JP1981285U patent/JPS6218756U/ja active Pending
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