JPS6218938B2 - - Google Patents
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- JPS6218938B2 JPS6218938B2 JP52158731A JP15873177A JPS6218938B2 JP S6218938 B2 JPS6218938 B2 JP S6218938B2 JP 52158731 A JP52158731 A JP 52158731A JP 15873177 A JP15873177 A JP 15873177A JP S6218938 B2 JPS6218938 B2 JP S6218938B2
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Description
本発明は分岐命令が命令メモリに含まれた電子
データ処理システムに関するものである。本明細
書では本発明の分岐デコーダシステムを使用した
完全な電子計算器システムを開示しており、開示
した電子計算器は直列式のワード（語）構成計算
器であるが、本発明はこの種の計算器に限定され
るものではなくマイクロプロセツサに広く適用す
ることができる。 主要な電子機能が単一集積半導体チツプ上に集
積された電子計算器システムに関して、そのよう
なチツプのいくつかが米国特許第3919532号、第
3934233号、第3931507号および第3988604号に示
されている。 これらの先行技術の概念により小型でパーソナ
ルサイズの計算器の大幅なコスト削減が可能とな
つた。これらの製品のコスト削減のために続けら
れている努力の中には、最小半導体チツプ領域を
使用して加算、減算、乗算、除算、二乗算、平方
算、パーセントおよびメモリのオペレーシヨンを
実行できる計算器の開発も含まれている。本明細
書で開示しているチツプは、上記タイプのオペレ
ーシヨンを実行できる手持型あるいは卓上型計算
器に使用でき、非常に小さい半導体チツプとして
作ることができる。 先行技術においては、全分岐アドレスが分岐命
令語の一部として組み入れられた米国特許第
3931507号に示されたような単一命令分岐オペレ
ーシヨンの使用が既に知られている。この場合、
命令語は分岐アドレスよりも長くなければなら
ず、後述する理由によりチツプシリコン領域の利
用は不経済となる。また、米国特許第3919532号
に示されたような相対的アドレツシング技術も知
られている。この場合には、分岐は１つの分岐命
令の実行によりROMの一部内でのみ行なうこと
ができる。さらに、米国特許第3988604号に示さ
れたようにROMをアドレスするのにプログラム
カウンタとページアドレスレジスタの両方を使用
することも知られており、プログラムカウンタ内
のアドレスは分岐命令により変えられROMペー
ジアドレスは別の命令により変えられる。しかし
ながら、この技術は分岐デコーダ論理を複雑にす
る。 命令語は命令語アドレスよりも２ビツト以上長
くなければならないので、分岐アドレスを分岐命
令内に置くことはマイクロプロセツサや計算器の
シリコン領域の使用を不経済にすることが判つ
た。例えば、９ビツト位置を有するプログラムカ
ウンタを使用し512個の命令語を記憶するROMに
ついて考えると、命令を分岐命令として識別して
例えば条件付分岐を出すには通常さらに２、３ビ
ツトを要するため、出力される命令語は10あるい
は11ビツトを有さなければならない。しかしなが
ら、比較的簡単な計算器において、11あるいは12
ビツト命令語は可能な命令の組をデコードするの
に必要なものより長い。例えば、本明細書に開示
した計算器では、アドレスレジスタは９ビツト長
を有し、命令語は９ビツト長を有し、しかも命令
の全組がデコード可能である。また、米国特許第
3919532号もしくは第3988604号に示された分岐シ
ステムは本明細書に開示したタイプの計算器に使
用できるが、これらの分岐システムは当業者には
明らかなある欠点を有している。例えば、マイク
ロプロセツサの命令メモリのどこかへ長い分岐を
行なうことが複雑になる。さらに、これら先行技
術のシステムは条件付分岐を行なうことはできる
が、テストされる条件は単一の予め選択されたラ
ツチの状態にすぎない。 従つて、本発明の一目的は、命令メモリ内のチ
ツプシリコン領域をより効率よく使用できる分岐
論理システムを提供することである。 本発明の他の目的は、複数個のラツチの中から
選択された１つのラツチの状態に基づいて条件付
分岐を行なうことのできる分岐論理システムを提
供することである。 本発明のさらに他の目的は、マイクロプロセツ
サまたは電子計算器用の改良された分岐論理シス
テムを提供することである。 本発明のさらに他の目的は、２サイクル分岐シ
ステムを持つ電子計算器を提供することである。 本発明の上記目的は以下に記載する本発明に従
つて達成される。 本発明の好適実施例においては、分岐論理シス
テムは電子計算器の一部として半導体チツプ上に
設けられている。分岐論理システムは、所与のタ
イミングサイクル中システムの命令メモリから出
力される分岐命令をデコードする分岐論理回路
と、所与のサイミングサイクルに直接続くタイミ
ングサイクル中命令メモリから出力される命令に
従つて命令メモリをアドレスするプログラムカウ
ンタの内容を変更する回路とを備えている。さら
に、好ましくは、分岐デコーダ論理回路が選択さ
れたフラツグラツチの状態によつて分岐の実行を
条件付ける分岐命令内の複数個のビツトに応答す
る。フラツグラツチは前記複数個のビツトのデコ
ーデイングに従つて選択される。さらに、好適実
施例においては、命令メモリから出力される命令
語内のビツト数は命令メモリのアドレスに使用さ
れるプログラムカウンタ内のビツト数に等しい。 本発明自体およびその好適使用モード、その目
的ならびに利点は、本発明の実施例についての添
付図面を参照した以下の詳細な説明から最もよく
理解されるだろう。 第１図には本発明の特徴を採用できるタイプの
ポータブル電子計算器が示されている。計算器１
はキーボード２とデイスプレイ３を有している。
一実施例では、デイスプレイは発光ダイオード、
螢光管、液晶装置等のアレイもしくはその他の表
示手段による８デジツトまたはキヤラクタで構成
される。デイスプレイの各キヤラクタは従来のセ
グメント区分されたキヤラクタであり、１キヤラ
クタは７セグメントで、小数点表示用のもう１つ
のセグメントが各キヤラクタに設けられている。
キーボード２等の入力手段は１組の数字キー（０
−９）、小数点キー（・）、および複数個の機能キ
ー、例えば加算（＋）、減算（−）、除算（÷）、
乗算（×）、平方根（√ ）、クリア（Ｃ）、自乗
（X2）キーを有している。さらに、メモリオペレ
ーシヨン（Ｍ）およびメモリリコール（MR）等
のメモリ機能も有し得る。 第２図には本発明を具体化した単一チツプ計算
器システムの機能的概略図が示されている。ここ
に示す単一チツプ１０は28ピンパツケージに配置
されている。もちろん、米国特許第3984816号に
あるように例えばデイスプレイを走査する線とキ
ーボードを走査する線とを結合してピン数を減ら
す技術も知られている。しかし、チツプ１０が取
付けられる基板の回路板の設計は、その上の回路
パターンがクロスオーバ点を有さなければ簡単化
できることが判つている。クロスオーバ点を必要
とする場合は、回路板または基板は二重規定配線
あるいは多段配線のジヤンパー線を設けなければ
ならず、いずれも回路板または基板の製作を複雑
にする。第２図から判るように、チツプ１０に28
ピンパツケージを使用することによつてそのよう
なクロスオーバ点の必要性が排除されている。キ
ーボード２は、例えば米国特許第3911234号に示
された方法で、そのようなクロスオーバ点を排除
して作ることができる。 第３図には本発明を具体化した単一チツプ計算
器システムの機能的ブロツク図がチツプ１０上の
種々の回路とともに示されている。種々の回路の
詳細な説明は第８図から２９図に関連して順次行
なうこととし、ここでは基本的なシステムの一般
的な機能説明を第３図に参照して行なう。第３図
において単線で示した接続は複数個の実際のハー
ドウエア相互接続を表わし、説明を容易かつ簡単
にするために単線は複数個の異なる機能を表わす
ものとする。例えば、ROM３０と命令語レジス
タ３３間の広幅線は、本発明の本実施例で使用さ
れる並列データパスを表わすために使用されてい
る。計算器のレジスタＡ−Ｄ、Ｍおよび演算ユニ
ツト４０は直列に動作するが、本計算器の多くの
特徴は並列あるいは直列データパスの一方の使用
に限定されるものではないことが注意されるべき
である。 本発明の計算器システムは命令語メモリ好まし
くは命令語ROM３０を有する。ROM３０はプロ
グラムカウンタ３１に記憶された９ビツトアドレ
スPC0−PC8に応答し、それによつて９ビツト命
令語R0−R8を出し、該命令語は命令語デコーダ
論理回路３４および命令語レジスタ３３へ供給さ
れる。プログラムカウンタ３１は通常擬似任意形
式で増分してROM３０をアドレスする。 BRANCH（分岐）、CALL（コール）、
RETURN（リターン）、DONE命令に対応する命
令語は命令語レジスタ３３へロードされないこと
を除けば、命令語レジスタ３３へロードされる命
令語I0−I8はROM３０から出力される命令語R0−
R8に対応する。BRANCH，CALL，RETURN，
DONE命令を受取る代りに、命令語レジスタ制御
および分岐論理回路３５の作動によりNO−OP
（ノーオペレーシヨン）命令がそこへロードされ
る。命令語デコーダ論理回路３４のBRANCH，
CALL，DONE，RETURN命令をデコードする
部分はROM３０からのR0−R8命令語に応答し、
他の部分は命令語レジスタ３３からのI0−I8命令
語に応答する。さらに、分岐位置のアドレスに対
応しBRANCHあるいはCALL命令に続く命令語
は、分岐ラツチ３６がセツトされているときは命
令語レジスタ３３へ入るのを禁止される。 BRANCH命令に続く分岐アドレス命令語は(1)
BRANCH命令が無条件BRANCH命令である場
合、あるいは、(2)BRANCH命令が条件付
BRANCH命令であつて条件が満されている場
合、分岐アドレスとしてプログラムカウンタ３１
へロードされる。命令語レジスタ制御および分岐
論理回路３５は条件付BRANCH命令に遭遇する
と選択されたフラツグラツチ３８、キヤリーラツ
チ３７、「第１」ラツチ２６００（第２６図）、あ
るいは選択されたキーボードラツチ３９の組合せ
の状態をテストする。本明細書の最後の部分に示
した表のＡ項には種々のBRANCH命令が挙げ
られており、分岐が条件付けられる種々のフラツ
グおよびラツチを示している。命令語は９ビツト
を有するため、BRANCHあるいはCALLが実行
されるとき分岐アドレス命令はプログラムカウン
タ３１へ直接挿入される。 分岐ラツチ３６はBRANCHあるいはCALL命
令（表のＡおよびＢ項参照）のデコーデイング
によりセツトされて、分岐アドレスが命令語レジ
スタ３３へロードされたり命令語デコーダ論理回
路３４のR0−R8命令語に応答する部分によりデ
コードされるのを禁止するために使用される。次
の命令語がプログラムカウンタ３１へロードされ
る分岐アドレスとして利用される限り、CALL命
令は特殊のタイプの無条件BRANCH命令であ
る。しかしながら、通常プログラムカウンタ３１
が増分するはずのアドレスもサブルーチンレジス
タ３２の記憶される。RETURN命令に遭遇する
と、命令語レジスタ制御および分岐論理回路３５
の制御下でサブルーチンレジスタ３２の内容はプ
ログラムカウンタ３１へロードされる。DONE命
令は本計算器システムの重要な特徴であり、プロ
グラムカウンタ３１へ記憶されたアドレスの増分
を禁止する。さらに、DONE命令は命令語レジス
タ３３へロードされず、命令語レジスタ３３の内
容が自動的にゼロにされる。これはNO−OP（ノ
ーオペレーシヨン）命令である。５ビツトコード
を記憶するキーメモリ手段を提供するキーボード
ラツチ３９はキーボードプログラマブル論理回路
アレイ（キーボードPLA）４１からロードされ
て、バツフア４３およびキーボード２を介してキ
ーボード感知ストローブ４２から供給される入力
をデコードしキーボード２のキー押下をデコード
する。キーボードラツチ３９はキーボード２の最
終押下キーを指示するコードを記憶する。 キーボードデバウンスおよび論理回路４４はキ
ーボード２のキー押下のハードウエアデバウンシ
ングのために設けられている。キーボードラツチ
３９の出力は命令語レジスタ制御および分岐論理
回路３５の制御下でプログラムカウンタ（PC）
挿入論理回路４５を介してプログラムカウンタ３
１へ挿入するか、あるいはKeyboard Latch To
Register Ａ（キーボードラツチからレジスタＡ
へ）命令（表のＧ項参照）がデコードされてい
る場合直列化回路４６を介して演算ユニツト４０
へ入力することができる。 命令語レジスタ３３へ記憶された命令語の一部
は直列化回路４７を介して演算ユニツト４０用の
Ｂ入力制御回路４８へロードされ、定数（表の
Ｃ項参照）を含む選択されたオペレーシヨンを行
なう。 データメモリは第５ａ図に示したフオーマツト
を有する10デジツトデータ語の記憶に使用される
シフトレジスタＡ−ＤおよびＭによつて提供され
る。レジスタＡおよびＢのみが（それぞれＡおよ
びＢ入力制御回路を介して）演算ユニツト４０へ
入力され、加算あるいは減算オペレーシヨンが行
なわれる。レジスタＣおよびレジスタＭのＡ入力
制御回路４９との相互接続はレジスタＡとのデー
タ交換のために使用され、この交換は演算ユニツ
ト４０を介して行なわれるがこのとき演算ユニツ
ト４０はデータの変更には使用されない。レジス
タ入力論理回路５０Ａ−５０Ｄおよび５０Ｍは再
循環パスおよび転送／交換パスを提供するために
使用される。入力論理回路５０Ａは、好ましく
は、演算ユニツト４０からの出力を受取り、その
ためレジスタＡが演算ユニツト４０へ直接供給さ
れる唯一のレジスタである。こうして、好適実施
例の計算器においては、レジスタＡおよびＢの内
容のみが直接演算ユニツト４０へ供給されて算術
演算オペレーシヨンを行ない、このような算術演
算オペレーシヨンの結果のみが直接レジスタＡへ
戻される。他のレジスタＣ，Ｄ，Ｍの内容はレジ
スタＡあるいはＢの内容がレジスタＡあるいはＢ
へ挿入されるときに演算され得る。レジスタＣの
内容はレジスタＡへ挿入することができる。ある
いは、レジスタＡの内容がレジスタＣへ挿入でき
る。あるいは、レジスタＡとＣの内容は交換でき
る。同様に、レジスタＢの内容はレジスタＣまた
はＤへ挿入するか、あるいはこれらのレジスタの
いずれかと交換できる。また、レジスタＭの内容
はレジスタＡへ挿入するか、あるいはそれと交換
できる。種々のレジスタＡ−ＤおよびＭを演算ユ
ニツトへどのように入力するかあるいはそれらの
間でデータ転送をどのように操作するかに関する
これらの制約は算術演算オペレーシヨンを行なう
のに必要な命令数は増加する傾向にあるが、(1)種
種のレジスタおよび演算ユニツト間のハードウエ
ア相互接続を制限すること、および(2)デコードす
べき異なるタイプの命令の数をROM３０内に付
加的命令を供給するために使用される付加的チツ
プシリコン領域を償う以上に制限することによつ
てチツプシリコン領域が節約されることが判つ
た。これらの付加的命令は、例えば、レジスタＤ
の内容が演算ユニツト内で処理される前にまずレ
ジスタＤの内容を挿入あるいはレジスタＢの内容
と交換して算術演算命令の前に付加的レジスタ命
令を追加する場合に生ずる。しかし、主に簡単な
算術機能を実行する計算器では、この方法により
計算器チツプに必要なシリコン領域が節約され
る。 レジスタＡの内容はデイスプレイ論理回路５２
を介してデイスプレイ３へ出力される。デイスプ
レイ論理回路５２はレジスタＡの内容をデコード
してデイスプレイ３の適当なセグメントを付勢す
る。 システムタイミング 次に第４ａ図および第４ｂ図を参照すると、チ
ツプ１０上のクロツク発生器５１によつて発生さ
れるタイミング信号の代表的な形が示されてい
る。クロツク発生器の発振器は150KHzから333K
Hzの周波数範囲を有し、公称周波数は200KHzで
ある。第４ａ図に示したように、２つの主クロツ
ク位相（φ１およびφ２）と２つのプリチヤージ
クロツク位相（φ３およびφ４）とがある。位相
φ３は位相φ１の初めの半位相中「低」となりプ
リチヤージとして働く。位相φ４は位相φ２の初
めの半位相中「低」となりプリチヤージとして働
く。各ビツトタイムBT0−BT3はφ１＋φ２に等
しい周期を有するが、これは計算器内のデータの
１ビツトをクロツクする時間に等しい。BT0から
BT3の４ビツトタイムは（４ビツト）のデータの
１デジツトをクロツクするのに必要な時間を有
し、デジツトタイムを構成する。各デジツトタイ
ムDT0−DT9は計算器の１デジツトを（２進化10
進あるいは16進で）クロツクする時間間隔を供給
するので、DT0からDT9の10デジツトタイム間隔
がデータ語内の全10デジツトをクロツクする時間
を供給する。早期デジツトタイムDT0E−DT9E
はデジツトタイムDT0−DT9に対応するが、２ビ
ツト時間早く発生する。10デジツトタイム（DT0
からDT9）は公称クロツク周波数200KHzで640μ
ｓ周期を有する命令サイクルを構成する。デイス
プレイ内のセグメントＡ−ＧおよびＰが表示動作
中に生ずる状態タイムＡ−ＧおよびＰ中に繰返し
作動可とされる限り、引き続く命令サイクルはＡ
−ＧおよびＰと付された状態タイム（STA−
STGおよびSTP）である。ベータタイムβ０−
β３はビツトタイムBT0−BT3に対応するが、反
転されていてかつφ３プリチヤージクロツクサイ
クルの周期だけ短縮されている。 本発明を具体化した計算器は４相MOS論理を
使用しているため、チツプ上に殆んど給電線を必
要としないが、レース（競合）状態をなくすため
にプリチヤージタイムは注意深く選択する必要が
ある。こうして、直列接続のクロツクされたゲー
トに対しゲートレベルは反転していなければなら
ず、位相φ３でプリチヤージされるゲートは位相
φ４でプリチヤージされるゲートを駆動し、逆
に、位相φ４でプリチヤージされるゲートは位相
φ３でプリチヤージされるゲートを駆動しなけれ
ばならない。しかしながら、同じ位相を有するゲ
ートは中間にスタテツクなインバータのある場合
には直列に接続することができる。チツプ１０の
詳細な論理回路図において、クロツクされたゲー
トには特定のゲートがφ３，φ４のいずれのプリ
チヤージサイクルで駆動されるかを指示する３あ
るいは４の数字を付して示されている。スタテツ
クなゲートは「Ｓ」を付して示されている。ゲー
トからの信号には、信号がφ３，φ４のいずれの
プリチヤージサイクルで発生されるかを指示する
添字がしばしば付されている。また、このプリチ
ヤージ論理はチツプシリコン領域を保存しかつ消
費電力を低減するために使用されるが、本明細書
に開示した計算器の特徴はこのような論理の使用
には依存しない。 前記の約定によれば、BT03，BT13等のビツト
タイムは、ビツトタイムが「０」あるいは「１」
であつて位相φ３のプリチヤージで駆動されるゲ
ートから信号が発生したことを指示する。なお、
第８図から第２９図の詳細な論理回路図には前記
しなかつたタイミング信号もいくつか使用されて
いる。例えば、タイミング信号９２３は位相φ３
プリチヤージで動作するゲートからのデジツトタ
イム９とビツトタイム２を指示する。３桁の数字
を有する他のタイミング信号にも同じ約定が用い
られている。 命令語 表にはROM３０へプログラムされて計算器
の動作を制御する命令が挙げられている。この計
算器のROM３０内に記憶可能な命令語の組が表
に示されている。表を参照すると、種々の命
令語を説明するためにＡ項からＧ項に分類されて
いる。各命令語のタイプは各命令組のタイプのフ
オーマツトを示す第６ａ図から第６ｈ図の１つに
関連している。 BRANCH命令（Ａ項）は、分岐が条件付かど
うかそしてもし条件付ならどのフラツグあるいは
ラツチで分岐が条件付けられるかを指示する。状
態ビツトＳは、選択されたフラツクあるいはラツ
チがリセツトされたかセツトされたかに基づいて
条件付分岐を実行すべきかどうかを指示するのに
使用される。BRANCHあるいはCALL命令にす
ぐ続く命令語は、プログラムカウンタ３１へ挿入
すべきアドレスを提供する。命令語長は９ビツト
でありプログラムカウンタの長さも同様に９ビツ
トであることが注意されるべきである。従来、分
岐アドレスはBRANCH命令の一部として含ま
れ、典型的には命令語はプログラムカウンタ３１
へロードされるアドレスよりも長くなつている。
しかしながら、命令語をプログラムカウンタアド
レスと同じ長さに短縮すればチツプシリコン領域
をより効率的に使用できることが判つている。こ
れは第１命令語がBRANCH命令で第２命令語が
分岐アドレスである２命令サイクル分岐を使用し
て達成される。これは電子計算器チツプのシリコ
ン領域を低減させるための本発明の重要な特徴で
ある。 機能については先に述べたSUBROUTINEおよ
びDONE命令のフオーマツトが表のＢ項に示さ
れている。 表のＣ項の算術演算命令は、レジスタＡと定
数を含む演算オペレーシヨンあるいはレジスタＡ
とＢを含むオペレーシヨンに限定される。前記し
たように、これは電子計算器のチツプシリコン総
領域を低減するための本発明の重要な特徴であ
る。算術演算命令用に発生されるマスクを第５ｂ
図に示す。表のＤ項からＧ項には、レジスタＡ
の内容をシフトする命令、種々のレジスタを互い
に交換する命令、選択されたフラツグをセツトお
よびリセツトする命令、キーラツチ３９の内容を
レジスタＡへ挿入する命令が挙げられている。 データ語フオーマツトおよび関連マスク 次に第５ａ図には、レジスタＡ−ＤおよびＭに
記憶されるデータ語のフオーマツトが示されてい
る。前記したように、各データ語は直列データの
10デジツトを有し、各デジツトは直列４ビツトを
有する。従つて、全データ語は40（例えば10×
４）ビツトを有する。デジツトタイムDT0におい
て、データ語は第５ａ図で示したようにレジスタ
Ａ−ＤおよびＭに記憶される。即ち、最下位デジ
ツトD0はＡ入力制御回路４９またはＢ入力制御
回路４８への挿入、あるいは、入力論理回路５０
Ｂ−５０Ｄおよび５０Ｍを介した再循環の準備の
完了したレジスタＡ−ＤおよびＭ内の部分へ記憶
される。最上位デジツト位置D9は小数点位置を
指示する16進コードを記憶する。次の上位デジツ
ト位置D8は正規の８デジツトフイールド外の桁
上げのオーバフローを保持する。デジツト位置
D7−D0は２進化10進データの８デジツトを保持
する。 第５ｂ図にはROM３０の算術演算命令語に含
まれるマスクコードが示されている。マスクコー
ドを使用する命令語セツトは表のＣ項に示され
ている。命令語デコーダ論理回路３４の発生する
マスクは、Ｂ入力制御回路４８に対して、(1)10デ
ジツトデータ語のどのデジツトをレジスタＢから
通過させて演算ユニツト４０内のレジスタＡの内
容の対応するデジツトに対して加・減算するか、
あるいは、(2)定数加算中レジスタＡの内容のどの
デジツトを直列化回路４７の出力へ加算するかを
指示する。第５ｂ図にはコード000，001，101，
011，111を含む５つのマスクが10デジツトデータ
語の下に矩形で囲まれて示されている。特定のマ
スクに関連した矩形で囲まれたデジツトは算術演
算中命令語デコーダ論理回路３４内のマスクデコ
ーダ論理により演算ユニツト４０へ通される。マ
スク論理の詳細な説明から判るように、マスクコ
ードはＡ入力制御回路４９を介してレジスタＡか
ら演算ユニツトへ通過するデータとタイミングの
とられた関係でＢ入力制御回路４８を作動させ
る。第５ｂ図には定義されていない３つのマスク
コード即ち100，101，110がある。マスク110は実
際には最下位デジツトLSDマスクを生ずるが、
（キーボードラツチからレジスタＡへ）というオ
ペレーシヨン（表のＧ項参照）のみと使用する
ことができる。マスク101，110はＢ入力制御回路
４８によつて何らマスクを生じないが、それぞれ
フラツグオペレーシヨン命令群およびレジスタオ
ペレーシヨン命令群のデコーデイングのために保
存される。 デイスプレイ 次に第７ａ図および第７ｂ図を参照する。第７
ａ図には、小数点として使用される８セグメント
共に７セグメントキヤラクタデイスプレイにより
表示可能な10進の10デジツト０−９が示されてい
る。第７ｂ図において、キヤラクタセグメントは
セグメントＡ−Ｇ、小数点セグメントはセグメン
トＰである。第７ｂ図に示したように、各キヤラ
クタ位置には８セグメント用の共通カソード９が
ある。各キヤラクタ位置の８セグメントＡ−Ｇお
よびＰは導体ＳA−ＳGおよびＳPによりそれぞれ
共通接続されている。チツプ１０は1975年４月７
日提出の米国特許出願第565489号に示されたセグ
メント走査法を使用しており、それによればセグ
メントが順次走査されセグメント電極の走査に関
連してデジツトカソードが選択的に付勢されてキ
ヤラクタ０−９と小数点とを形成する。この米国
特許出願第565489号のセグメント走査法を使用す
ることによつて、従来一般に使用されているデイ
スプレイドライバは省略されている。そのため、
デイスプレイが発光ダイオードアレイを有する場
合チツプ１０はデイスプレイ１１に直結できる。 システム論理回路図について 次に第３図のブロツク図に示された回路を形成
するチツプ１０上の論理回路を詳細に示す第８図
から第１２図および第１４図から第２９図を参照
して、第３図のシステムのいろんな部分について
説明する。これらの図面に関する以下の説明はチ
ツプ１０上の多くの点で得られる論理信号に関連
しており、論理「０」は負電圧ＶDDに対応し、論
理「１」はＯ電圧ＶSSに対応する。さらに、これ
らの図面に示すＰチヤネルMOSトランジスタは
ゲートに論理「０」即ち負電圧が印加されるとき
導通するものである。バー（−）の付してない論
理信号は「真」論理である。即ち、２進「１」
（電圧ＶSS）が信号の存在を指示し、２進「０」
（電圧ＶDD）が信号の不在を指示する。バー
（−）の付された論理信号は「偽」論理であり、
２進「０」（電圧ＶDD）が信号の存在を指示し、
２進「１」（電圧ＶSS）が信号の不在を指示す
る。クロツクされたゲートの数字３はプリチヤー
ジとして位相φ３が使用されていることを示し、
数字４はプリチヤージとして位相φ４が使用され
ていることを示す。ゲート内のＳはゲートがスタ
テイツクに作動することを示す。 なお、以下の説明では論理装置に言及する際３
あるいは４デジツト数を使用しており、３デジツ
ト数の第１デジツトおよび４デジツト数の最初の
２デジツトがその素子が示されている特定の図面
番号を表わしている。従つて、このように番号の
付された素子については、以下の説明はその特定
の装置を示す図面を参照してないこともある。 プログラムカウンタ 第８ａ図および第８ｂ図にプログラムカウンタ
３１の論理回路図が示されている。プログラムカ
ウンタ３１は段800−808を有する９段シフトレジ
スタを含み、各段は出力が位相φ３プリチヤージ
を有するNORゲートに接続されたいくつかの
ANDゲート（例えば８００ａ−８００ｅ）を有
している。NORゲートの出力はφ４プリチヤー
ジを有するインバータへ接続されている。AND
ゲートの１つ（例えば８００ａ）はインバータか
らの出力とHOLD制御信号に応答する。ANDゲ
ート８００ｂは制御信号KTPC（Keyboard
Latch To Program Counter、キーボードラツチ
からプログラムカウンタへ）とキーボードラツチ
からの出力（この場合KL16）に応答する。AND
ゲート８００ｃはフイードバツク論理回路８０９
の出力と制御信号INCPC（Increment To
Program Counter、プログラムカウンタ増分）
に応答する。ANDゲート８００ｄはROM３０の
出力と制御信号RTPC（ROM To Program
Counter、ROMからプログラムカウンタへ）に応
答し、ANDゲート８００ｅはサブルーチンレジ
スタ３２の出力と制御信号SRTPC（Subroutine
To Program Counter、サブルーチンからプログ
ラムカウンタへ）に応答する。他段の各ANDゲ
ート８０１−８０８は、(1)増分AND回路（例え
ば８０１ｃ）への入力が前段の出力から取られる
点、および、(2)選択された段のみがキーボードラ
ツチからの出力を受取る点を除けば、上記と同じ
である。それゆえ、８００ｂに等価のNANDゲー
トは全段には設けられていない。フイードバツク
論理回路８０９は段804および808の出力に応答し
て排他的OR機能を遂行する。そのため、これは
プログラムカウンタ内のアドレスが「増分され
る」毎に擬似任意な形で行なわれる。表には命
令語が論理順に挙げられており、プログラムカウ
ンタ３１によつて発生される擬似任意カウントを
示している。当業者には９段を有するプログラム
カウンタ３１が可能な512個の状態の511個の状態
まで擬似任意にカウント可能であることが判るで
あろう。HOLD信号はプログラムカウンタ３１内
の現在のアドレスを保持するために使用され、
INCPC信号はプログラムカウンタ内の数を擬似
任意に増分する。HOLD、KTPC、INCPC、
RTPC、SRTPC線のいずれにも信号が供給され
ない場合、プログラムカウンタ３１に自動的に０
位置がロードされる。プログラムカウンタの種々
の段からの出力PC0−PC8はROM３０およびサ
ブルーチンレジスタ３２の入力へ供給される。 サブルーチンレジスタ３２はラツチ８１０−８
１８からなる９ビツトアドレスメモリを含んでい
る。各サブルーチンレジスタラツチはプログラム
カウンタ３１の出力に応答し、NPSCR信号に応
答してラツチをロードし、信号に応答し
てそこに記憶されたアドレスをラツチする。 命令語メモリ 命令語メモリは、好ましくは、512ビツトROM
３０として設けられている。この計算器に使用さ
れるROM３０は詳細に示してないが、プログラ
ムカウンタ３１によつて供給されるアドレスPC0
−PC8に応答するものであり、好ましくは米国特
許第3934233号に示された仮想接地タイプであ
る。この米国特許第3934233号の仮想接地タイプ
のROMを使用すれば、１つの接地線即ちＶSS線
を５つ以上のＰ型拡散に使用することにより、従
来典型的に使用されているROMに比べROMのサ
イズを大幅に縮小できる。 ROM３０は表に挙げた命令語でプログラム
して計算器に使用することができる。表には各
命令語およびその擬似任意アドレスが示されてい
る。 命令語デコーダ論理回路 第９図には命令のRETURN、DONE、
CALL、BRANCH群をデコードするのに使用さ
れるデコーダ論理回路の部分が示されている。
NANDゲート９００はRETURN命令をデコード
し、NANDゲート９０１はDONE命令をデコード
し、NANDゲート９０２はCALL命令をデコード
し、NANDゲート９０３はBRANCH命令をデコ
ードするように構成されている。NANDゲート９
００−９０３はROM３０からの命令語に応答し
またにも応答する。は分岐ラツチ２０から
供給される信号でBRANCH命令に続くアドレス
がROMから出力されていることを指示し、それ
によつてNANDゲート９００−９０３を作動不可
にして分岐アドレスをデコードしないようにす
る。NANDゲート９００−９０３は命令語レジス
タ３３内の命令語ではなく（BRANCH、
CALL、RETURN、DONE命令ではあり得な
い）、ROM３０から出力される命令語に応答す
る。こうして、NANDゲート９００−９０３は命
令語メモリ即ちROM３０から出力される命令語
をデコードする命令語デコーダ論理手段を提供す
る。 第１０図にはフラツグオペレーシヨンによりど
のフラツグラツチ３８がアドレスされているかを
デコードする一連のNANDゲート１０００−１０
０８が示されている。NANDゲート１０００−１
００８がBRANCH型命令および分岐アドレス命
令のロードされない命令語レジスタ３３から出力
される命令語に応答する限り、命令語のI0および
I1ビツトをデコードする必要はない。さらに、フ
ラツグラツチ２２００−２２０５がI5ビツトに応
答する限り、NANDゲート１０００−１００４お
よび１００７はセツトあるいはリセツト機能を指
示するI5ビツトに応答しない。 前記したように、命令語デコーダ論理回路３４
はＢ入力制御回路４８により演算ユニツト４０へ
入力されるデジツトを制御するマスク発生器を有
している。ゲート１１００−１１０４は命令語レ
ジスタ３３から出力される算術演算命令語内の最
下位デジツトLSD、最上位デジツトMSD、オー
バフローOVF、小数点DPTおよび仮数MANTマ
スクをデコードする。種々の算術演算命令が表
のＣ項に、種々のマスクが第５ｂ図に定められて
いる。ANDゲート１１００はLSDマスクを形成
する命令語のビツトのみならずORゲート１１０
５の出力にも応答する。ORゲート１１０５はNO
−OP命令に遭遇したときLSDマスクを無効にす
る命令語のI5−I8ビツトに応答する。NO−OP命
令は表のＣ項におけるレジスタＡに定数０が加
算される算術演算オペレーシヨンとして定義され
ている。しかしながら、この加算は達成されずデ
ータ語は単に再循還するのみである。このとき、
LSEマスクは無効とされるため加算は行なわれな
い。もちろん、加算を行なつてもレジスタＡ内の
数字は変化しない。しかしながら、加算を行なう
と前の算術演算オペレーシヨンのためにキヤリー
ラツチ３７に予めロードされたものが変化するこ
とがある。そのため、NO−OPが真のノーオペレ
ーシヨン命令であるためにはキヤリーラツチ３７
を変えてはならない。従つて、この特定の命令に
対してLSDマスクは発生されず、これがORゲー
ト１１０５内のI5−I6ビツトをデコードする理由
である。NANDゲート１１００−１１０４の出力
はNORゲート１１０６へ供給され、その出力は
β０およびβ３制御転送ゲートを介して供給され
る。β３制御転送ゲートの出力は３個のインバー
タ１１０７−１１０９へ供給されて34、
03、MASK34、MASK03、および
04信号を供給する。ここで、第１数はビ
ツトタイムそして第２数は特定のマスク信号のプ
リチヤージタイムを表わしている。ANDゲート
１１００−１１０４は夫々DT0E、DT7E、
DT8E、DT9Eおよび9に応答し、第５ｂ図
のマスク表に従つた適当なデジツトタイムに適当
なマスクを発生する。 第１２図には、大部分のレジスタオペレーシヨ
ン命令（表のＥ項）といくつかの算術演算命令
（表のＣ項）のデコーデイングに使用される命
令語デコーダ論理回路３４の部分が示されてい
る。NANDゲート１２００−１２０４は命令語レ
ジスタ３３内の命令語をデコードしてそれぞれ信
号BD，BC，AB，CAおよびMAを出す。信号BD
はレジスタＢからレジスタＤ（Ｂ→Ｄ）への転送
命令またはレジスタＢとレジスタＤ（Ｂ／Ｄ）間
の交換命令がデコードされたことを指示する。信
号BC，AB，CAおよびMAについても同様のこと
が言える。I5ビツトはレジスタＢ，Ｄへの入力論
理回路５０Ｂ，５０ＭおよびＡ入力制御回路４９
の演算ユニツト４０への入力においてデコードさ
れるのが交換オペレーシヨンか転送オペレーシヨ
ンかを指示している。複合ゲート１２０５はＣ→
Ａ転送命令ではなくＡ→Ｃ転送命令もしくはＣ／
Ａ交換命令をデコードして信号ACを発生する。 複合ゲート１２０９は２種類の算術演算命令
（Ａ±ＢあるいはＡ＋Ｋ）のＡ／φビツトをデコ
ードする。複合ゲート１２０６は信号をデコ
ードする。が論理「１」であるとレジスタＡ
の出力はＡ入力制御回路４９を通過せず、それは
(1)シフトオペレーシヨンあるいは(2)Ａ→Ｂおよび
Ａ→Ｃ転送命令以外のレジスタＡを含むレジスタ
オペレーシヨン中に行なわれる。その他の状態の
ときは全てレジスタＡの出力はＡ入力制御回路４
９へ印加され、レジスタＡの通常の再循還パスは
Ａ入力制御回路４９を介して演算ユニツト４０に
至り入力論理回路５０Ａを介してレジスタＡへ戻
る径路となる。もちろん、レジスタＡの内容が単
に再循環しているときはマスク信号が存在しない
ためにデータはＢ入力制御回路４８を通過しな
い。 NANDゲート１２０７は（キーボードラツチか
らレジスタＡへ）という命令（表のＧ項参照）
をデコードしてM4信号を出す。NANDゲート１
２０８はレジスタＡ，Ｂを含む算術演算オペレー
シヨン中MANTマスクをデコードしてBCD信号
を出し、演算ユニツト４０がそれに対し自動的に
２進化10進修正を行なう。他の動作状態に対して
は演算ユニツトは自動的に16進で動作する。 命令語デコーダ論理回路３４の上記説明は表
に挙げた命令語の殆んどのデコーデイングについ
て行なつたことになる。前記したように、ある命
令語の選択されたビツトは命令語デコーダ論理回
路３４ではデコードされず局部的にデコードされ
る。命令語のこれらの特定部分のデコーデイング
については、これらの命令語ビツトをデコードす
る素子に関連して説明する。 フラツグ論理（第１０図）、マスク発生器（第
１１図）およびレジスタオペレーシヨン（第１２
図）の制御に使用される命令語デコーダ論理回路
の部分は命令語レジスタ３３内の命令語に応答
し、これらのデコーダは命令語レジスタ３３へロ
ードされないBRANCH、BRANCH
ADDRESS、CALL、RETURN、DONE命令をデ
コードする必要がない。そこで、命令語レジスタ
３３へロードされるNO−OP命令はレジスタＡ−
ＤおよびＭ内のデータを単に再循還するのみであ
る。こうして、前記デコーダは命令語レジスタ３
３から出力される命令語をデコードする命令語デ
コーダ論理手段を提供する。 データレジスタ、レジスタ入力論理回路および演
算ユニツト入力制御回路 第１３図には、レジスタＡ−ＤおよびＭ、その
入力論理回路５０Ａ−５０Ｄおよび５０Ｍ、演算
ユニツト４０、およびＡ，Ｂ入力制御回路４９，
４８のより詳細なブロツク図が示されている。
Ａ，Ｂ入力制御回路４９，４８およびレジスタ入
力論理回路５０Ａ−５０Ｄおよび５０Ｍ内に、図
示したデータ転送パスを作動可にするためにどの
データ制御信号がデコードされるかが示されてい
る。第１３図に示した信号名のフオーマツトは、
デコードされているI5ビツトが転送命令（例えば
Ｂ→Ｄ）ではなく交換命令（例えばＢ／Ｄ）を指
示している場合を除き第１２図のデコーダでデコ
ードされる制御信号と一致し、数字５が制御信号
名の後に付記されている（例えばBD５）。第１３
図中でこれまで説明しなかつた唯一の制御信号は
Ａ±ＢおよびＡ＋Ｋ制御信号であるが、それにつ
いては第１７図に関連して説明する。 計算器のデータメモリは第１４図に示したレジ
スタＡ−ＤおよびＭで提供されている。レジスタ
Ｂ−ＤおよびＭはそれぞれ10個の10進位置を有す
るデータ語を記憶する391/2ビツトの記憶装置を
有している。40ビツトの代りに391/2ビツトが供
給される限り、その出力は入力に対して反転され
ている。レジスタＡ１４００の主要部は311/2ビ
ツトの記憶装置を含んでいる。シフトレジスタ１
４００の−４は４ビツトシフトレジスタ１４０
１へ接続されている。シフトレジスタ１４０１の
出力4はもう１つの４ビツトシフトレジスタ１
４０２へ供給され、シフトレジスタ１４０２の出
力は＋４である。レジスタＡからの通常のデー
タパスはシフトレジスタ１４０１の出力からのも
ので、データ再循還、算術演算オペレーシヨン、
およびデータ転送交換オペレーシヨン用である。
−および＋出力はシフトオペレーシヨンに使
用される。なお、演算ユニツト４０からの出力が
開路され算術演算命令語内のＡ／φビツト（表
のＣ項参照）が２進「１」であるとき、＋出力
はレジスタＡの再循還パスとして使用される。 レジスタ入力論理回路５０Ａから判るようにゲ
ート１５００および１５０１は通常演算ユニツト
４０からの出力（ADDEROUT）をレジスタＡへ
伝達し、複合ゲート１２０９からのＡ／φが論理
「１」であるときレジスタＡの＋出力をレジス
タＡの入力へ入力する。レジスタ入力論理回路５
０ＢはORゲート１５０３においてインバータ１
５０２で反転された信号ABに応答してレジスタ
Ａの内容をレジスタＢの入力へ転送する。それは
さらに信号BC，BDおよびNANDゲート１５０
４，１５０５における命令語のI5ビツトにも応答
し、NANDゲートの出力はそれぞれＢ／Ｃあるい
はＢ／Ｄレジスタ交換オペレーシヨンに応答して
レジスタＣおよびＤからの出力を挿入するORゲ
ート１５０６および１５０７へ接続されている。
さらに、インバータ１５０２およびNANDゲート
１５０４，１５０５の出力は入力としてNANDゲ
ート１５０８へ供給され、NANDゲート１５０８
の出力はレジスタＢの出力にも応答するORゲー
ト１５０９へ接続されている。こうして、他の交
換や転送オペレーシヨン（Ａ／Ｂ、Ａ→Ｂ、Ｂ／
ＣあるいはＢ／Ｄ）が指示されていない場合、
NANDゲート１５０８およびORゲート１５０９
はレジスタＢの内容を再循還させる。ORゲート
１５０３，１５０９，１５０６，１５０７の出力
はNANDゲート１５１０へ供給され、NANDゲー
ト１５１０の出力はレジスタＢへ入力として供給
される。 レジスタ入力論理回路５０Ｃは信号BCおよび
ACを反転するインバータ１５１７および１５１
１を含んでおり、それらの信号はそれぞれレジス
タＡおよびＢからの出力にも応答するORゲート
１５１２および１５１３へ供給される。インバー
タ１５１７および１５１１の出力はまた、レジス
タ入力論理回路５０Ｂ内のNANDゲート１５０８
と同じ再循還機能を果すNANDゲート１５１４に
も供給される。NANDゲート１５１４の出力はレ
ジスタＣの出力と共にORゲート１５１５へ供給
される。ORゲート１５１２，１５１３，１５１
５の出力はNANDゲート１５１６へ入力として接
続され、NANDゲート１５１６の出力はレジスタ
Ｃの入力へ接続されている。 レジスタ入力論理回路５０Ｄは信号BDに応答
し、複合ゲート１５１８の指示に従いレジスタＢ
の内容を入力するかあるいはレジスタＤの内容を
再循還させる。 レジスタ入力論理回路５０Ｍは信号MAおよび
I5ビツトに応答してＭ／Ａ交換オペレーシヨンが
デコードされているときレジスタＡの内容をレジ
スタＭへ挿入し、複合ゲート１５１９に交換オペ
レーシヨンが指示されていないときはレジスタＭ
の内容を再循還させる。 演算ユニツト４０のＡ入力の制御回路であるＡ
入力制御回路４９を第１６図に示す。Ａ入力制御
回路は出力がNANDゲート１６０４に接続された
４個のORゲート１６００−１６０３を含んでお
り、NANDゲート１６０４の出力は演算ユニツト
４０のＡ入力へ接続されている。正規のデータパ
スは、複合ゲート１２０６からの信号に応答
してレジスタＡの内容を演算ユニツト４０へ入力
するORゲート１６００を通る。ORゲート１６０
１−１６０３はそれぞれＡ／Ｂ交換オペレーシヨ
ンおよび信号CA，MAのデコーデイングにより
レジスタＢ，Ｃ，Ｍの内容の演算ユニツト４０へ
の入力が可能となる。 第１７図にＢ入力制御回路４８を示す。ゲート
１７００は左・右シフトオペレーシヨン中レジス
タＡの出力，＋，−を演算ユニツト４０の
Ｂ入力へ接続する。命令語レジスタ３３からの3
がデコードされてシフトオペレーシヨンが右シフ
トか左シフトかを指示する。ゲート１７００は
MANTマスクのもとでシフトオペレーシヨンを
行なうようにハードウエア配線されている。即
ち、DT9Eで受信される小数点デジツトは出力
から自動的に供給され、＋出力は左シフトに
−出力は右シフトに使用される。ゲート１７００
はまたMASK３４信号にも応答する。表のＤ
項および第６ｅ図から判るように、シフト検出を
制御するI3ビツトは左シフトオペレーシヨン中
LSDマスクを発生し右シフト信号はOVFマスク
を発生する。しかしながらMASK３４を使用し
てどのデジツトを演算ユニツトに通すかを指示す
る代りに、ゲート１７００においてMASK３４
を使用してどのデジツトを加算器に通さないかを
指示する。即ち、左シフトオペレーシヨン中第１
デジツト（LSDマスク）を加算器へ通さず自動的
にそのデジツトをゼロとする。同様に、右シフト
中このマスク論理を使用して最上位デジツトもゼ
ロとされる。 ゲート１７０１はROM３０からの命令語によ
り定数を含まない算術演算が指示される場合、レ
ジスタＢの内容を加算器のＢ入力へ入力するため
に設けられている。こうして、ゲート１７０１は
Ａ±Ｂ型の算術演算オペレーシヨンをデコードす
る。インバータ１７０３はI5ビツトが論理「１」
である減算中レジスタＢからの出力をまず反転
するために使用される。 ゲート１７０２は定数を含む算術演算オペレー
シヨン中Ｍ４が論理「０」のとき命令語のI6−I8
ビツトからの直列化された定数を直列化回路４７
を介してロードしたり、キーボードラツチからの
定数を直列化回路４６を介してロードするために
使用される。こうして、ゲート１７０２はＡ＋Ｋ
型の算術演算オペレーシヨンをデコードする。 演算ユニツト 演算ユニツト４０は第１８図に示されている。
演算ユニツト４０は入力Ａ，Ｂを有する直列演算
ユニツトであり、３１／２ビツトの遅延を有してい る。ゲート１８０２，１８０６はレシオレス全加
算器であり、直列配置の交差結合されたMOS型
排他的ORゲートを使用している。ゲート１８０
２は半ビツト遅延で３入力（即ち、Ａ，Ｂおよび
CARRY）の和を出力する。CARRYビツトはゲ
ート１８０３に設けられた１つあるいは３つのソ
ースから来ることができる。１つのソースは、減
算オペレーシヨン中にマスクの初めにCARRYを
挿入するのに使用されるゲート１８１２が発生す
るCIEである。このとき演算ユニツト４０で行な
われる２の補数減算に従つてCARRYビツトが必
要である。NANDゲート１８１２はマスク発生器
（第１１図）により異なる量だけ遅延された
MASK34およびMASK04信号を有しており、先
縁検出器である。ゲート１８１２へ行くタイミン
グ信号９３４は次の命令サイクルへのCARRY信
号を阻止するために使用されている。ゲート１８
１３はI5および0ビツトに応答し、Ａ−Ｂオペレ
ーシヨン中にSUBTRACT信号を発生するために
使用されている。CARRYを作る第２の方法は、
１ビツト遅延した前のCARRYとＡ，Ｂ加算器入
力とを入力とするゲート１８１１が発生する16進
CARRY（HC）である。ゲート１８１１の発生
するCARRYはまた、命令サイクルの最終端にお
いてゲート１８００により９３４に阻止され、次
の命令サイクルの初めに桁上げされるのを防ぐ。
CARRYを作る最後の方法は、２進化10進
（BCD）修正によるものである。結果をBCD修正
しなければならない場合それは加算オペレーシヨ
ンであり、CARRYは減算オペレーシヨンのBCD
修正中に強制される。ゲート１８１０は加算器１
８０２から出力される各デジツトをサンプリング
してBCD修正が必要であるか否かを決める。こ
れは加算器１８０２の出力に接続されたシフトレ
ジスタ１８０１が出力するCX，BX，SUM出力
をサンプリングして行なわれる。SUM，CXおよ
びBXは、出力された結果が10進「９」より大き
いか否かを決める。命令語のI5ビツトはまたゲー
ト１８１０にも送られ、減算あるいは加算のため
に修正を行なうべきか否かを決める。加算が指示
されると修正条件は16進CARRY
（HC）あるいは９より大きい和である。減算が指
示される場合I5は２進「１」であり、CARRYの
発生条件は16進CARRY（）の欠除である。
を発生するゲート１８０９はゲート
１８１０からの出力、ゲート１２０８からの
BCD信号、マスク信号およびタイミング信号に
応答し、修正信号を送出すべきか否かを決める。
ゲート１８０３は、常に16進で作動されるオーバ
フローおよび小数点デジツト中BCD修正を禁止
するタイミング信号を供給する。 ゲート１８０７はBCD修正が第２加算器１８
０６で行なわれるときプラス６あるいは10修正因
子を供給する。加算オペレーシヨンが指示されて
いるとき（I5は２進「０」）、６が加算される。し
かしながら、I5が２進「１」で減算オペレーシヨ
ンが指示されると、プラス10が加算器１８０６に
加えられる。加算器１８０６はシフトレジスタ１
８０１の出力と、ゲート１８０７で発生するプラ
ス６あるいは10と、ゲート１８０８で発生する前
のキヤリーとに応答する。 命令語レジスタ制御回路および分岐論理回路 命令語レジスタ制御回路および分岐論理回路を
第１９図、第２０図および第２１図に示す。ゲー
ト２０００で形成された分岐ラツチ３６は、１命
令サイクルに対し該ラツチをセツトするための
NORゲート２０２０で受取られたデコーダ
BRANCHあるいはCALL命令に応答する。分岐
ラツチ３６の出力BL，は、ROM３０から出力
される次の命令語がアドレス語であつて命令とし
てではなくアドレスとしてデコードされるべきこ
とを指示する。 プログラムカウンタ３１の制御に使用され第８
ａ図および第８ｂ図に関連して前に検討した信号
RTPC、INCPC、HOLD、SRTPC、KTPCはそ
れぞれゲート１９００−１９０４で発生される。
(1)指示条件が満された場合、あるいは、(2)無条件
分岐である場合、信号RTPCを発生する
BRANCH命令時点について考慮すると、ゲート
２００１はBRANCH命令群（CALL、
RETURN、DONE命令および共に論理「１」で
ある命令語のR0，R1ビツトを含む）をデコード
する。分岐オペレーシヨンが指示されていると
き、ゲート２００１は１組の条件コードラツチ２
００２−２００７に命令語のR8およびR2−R6ビ
ツトをロードさせる。ラツチ２００２には状態ビ
ツトR8がロードされ、ラツチ２００３−２００
７にはどの条件をテストすべきかあるいは無条件
に分岐すべきことを指示する５ビツトがロードさ
れる（表のＡ項参照）。ラツチ２００３−２０
０７にロードされる５ビツト条件コード
（COND）は、表のＡ項に従つた可能なフラツ
グあるいはラツチのいずれを例えばラツチ２００
２へロードされる状態ビツトと比較すべきかを決
めるために使用される。複合ゲート２１００は、
(1)フラツグ３８あるいはラツチ３７，３９または
２６００をデコードするか、あるいは、(2)状態比
較ゲート１９０５に無条件BRANCHあるいは
CALLが指示されている場合フラツグもラツチも
デコードしない。排他的ORとして機能するゲー
ト１９０５では、ラツチ２００２の状態ビツトの
内容は複合ゲート２１００の出力と比較されて信
号SESを発生し、無条件BRANCHあるいは
CALLがデコードされているかあるいは条件付
BRANCHがデコードされていて状態ビツトR8の
状態が指示されたラツチまたはフラツグの状態と
マツチする場合に論理「１」である。こうして、
およびが共に前記条件が生じたことを指
示するとき、ゲート１９００がRTPCを発生す
る。逆に、前記条件が生ぜずRETURNあるいは
DONE命令がデコードされていないとき、ゲート
１９０１はINCPCを発生する。 フラツグおよびラツチ キヤリーラツチ３７は、演算ユニツト４０から
の16進CARRY（）およびNORゲート２１０
２の出力に応答するゲート２１０１により提供さ
れる。NORゲート２１０２はしばしばインバー
タ２１０３により反転されるマスク信号
MASK34およびMASK03に応答する。NORゲー
ト２１０３は後縁検出回路として構成されてお
り、算術演算オペレーシヨン中マスクの外側に16
進CARRYが指示される毎にキヤリーラツチ３７
がセツトされる。 リブエントリー（LE）、ペンデイング
（PEND）、ストア（STO）、オーバフロー
（LOCK）、小数点（DPT）、エントリー（EN）フ
ラツグがラツチ２２００−２２０５に記憶され
る。これらのフラツグラツチ３８はラツチをセツ
トあるいはリセツトするI5ビツトおよびゲート１
０００，１００１，１００４，１００２，１００
３，１００７がそれぞれ発生するフラツグラツチ
作動可信号により作動可にされる。演算フラツグ
３８はラツチ２３００，２３０１に記憶され、ラ
ツチ２３００，２３０１はフラツグラツチ作動可
信号Ｆ５，Ｆ６に応答して(1)ゲート１００５にお
ける「＋オペレーシヨンリセツト」フラツグのデ
コーデイングに応答した両ラツチ２３００，２３
０１のリセツトおよび(2)NANDゲート１００６に
おける「×オペレーシヨンリセツト」フラツグの
デコーデイングに応じたラツチ２３００のリセツ
トを行なう。さらに、ラツチ２３００および２３
０１はNANDゲート１００８からのデコードされ
た「ロードオペレーシヨン」フラツグに応答し
て、キーラツチ２６０３および２６０４からの
KL4およびKL8ビツトをラツチ２３００および２
３０１へロードする。 その内容をBRANCH命令の条件付けに使用で
きる第１ラツチ２６００がデバウンスおよび
PUC（パワーアツプクリア）論理回路４４に設
けられている。第１ラツチ２６００の一機能につ
いてデバウンスおよびPUC論理回路４４に関連
して順次説明する。 命令語レジスタ 命令語レジスタ３３は一連の９個のラツチ２０
０８−２０１７からなつている。これらのラツチ
は、(1)分岐ラツチ２０００がセツトされて命令語
がアドレスであることを指示しているか、あるい
は、(2)NORゲート２００１が論理「１」で
BRANCH、CALL、DONEまたはRETURN命令
が出力されていることを指示している場合以外
は、時間９１４にNORゲート２０１８が発生す
る使用可信号により使用可とされている。前記し
たように、命令語レジスタ３３にはBRANCH命
令もBRANCH ADDRESS命令もロードされず、
従つて命令語レジスタ３３に含まれるアドレスに
応答するデコーダはこのような命令で使用禁止さ
れる必要はない。 ラツチ２００８−２０１７は各ラツチ内の
NORゲートよびインバータの位相φ３およびφ
４プリチヤージサイクルでそこに記憶された命令
語を再循環し、ゲート２０１８の制御下で新しい
命令語がロードされない限り各ラツチはインバー
タ２０１９から受取るタイム信号９１４で自動的
に０とされる。こうして、BRANCH、CALL、
DONEまたはRETURN命令あるいはBRANCH
ADDRESS命令がデコードされていると、命令語
レジスタ３３には命令語として自動的に
000000000がロードされ、NO−OP（ノーオペレ
ーシヨン）命令として処理される。 NORゲート２０１８、分岐ラツチ２０００お
よびNANDゲート９０２，９０３は、協働して命
令語デコーダ論理手段を提供し、各出力命令語の
少なくとも一部に応答して使用可信号を発生し、
命令語レジスタ３３に出力命令語がロードされる
か否かを制御する。出力命令語をデコードするた
めに使用されるデコーダは、ROM３０からの直
接命令語に応答するか、あるいは、命令語デコー
ダ論理回路に関連して先に説明したようにレジス
タ３３内の命令語に応答する。 キーボードでプログラムされる論理回路アレイ、
キーボードラツチおよび挿入論理回路 キーボードストローブ４２は、チツプのクロツ
ク発生器によりチツプ上に発生する状態タイム
STA−STFにおいてキーボード２をストローブ
する（第２図参照）。これら状態タイム信号の周
期は第４ａ，４ｂ図に関して先に説明した。キー
が押下されるとどのキーが押下されたかにより、
状態タイム信号STA−STFは４本のＫ線K1−K4
の１本に伝達される。チツプ１０へのＫ線入力
（第２図）は一対のインバータ２４００，２４０
１（第２４図）によりバツフアされ、順次キーボ
ードでプログラムされる論理回路アレイ
（PLA）４１（第２５図）へ印加される。第２５
図を参照すると、PLA４１はインバータ２４０
０，２４０１からのバツフアされたキーボード出
力およびクロツク発生器からの状態タイムSTA
−STFに応答して、どのキーが押下されている
かをデコードする。PLA４１はまた、キーが押
下されていることを指示するキーレデイ
（KYRD）信号をゲート２５００を介して出力す
る。PLA４１はどのキーが押下されているかを
指示する５ビツトコードを線KLI１，KLI２，
KLI４，KLI８およびKLI１６上へ出力する。表
はそこに挙げたキー押下に応答してPLA４１
が出力する種々の５ビツトコードを示している。
左から右へ読み取る５ビツトキーコードはラツチ
２６０５から２６０１へ記憶される。もちろん、
選択される特定の５ビツトコードおよびチツプが
行なう算術演算機能は設計上の選択条件である。 PLA４１から出力される５ビツトコードは５
個のラツチ２６０１−２６０５で形成されるキー
メモリラツチ３９へ伝達される。KYRD信号は
NANDゲート２６０７の入力であり、時間８０３
においてKEYINと呼ばれる信号を出力すること
ができる。KEYIN信号はゲート１９０４へ印加
され、KTPC信号が発生されるとキーラツチ３９
の内容をプログラムカウンタ３１へ強制的に入力
する。KYRD信号を受取るとキーラツチ２６０１
−２６０５はPLA４１からロードされ、第８ａ
図および第８ｂ図に関連して前に説明したように
その内容はプログラムカウンタ３１へロードされ
る。 第８ａ図および第８ｂ図に関して説明したよう
に、キーラツチがプログラムカウンタアドレスを
供給するために使用されているとき、５個のキー
ラツチ２６０１−２６０５はプログラムカウンタ
３１内の選択されたビツト位置へロードされる。
キーラツチ２６０１−２６０５内の５ビツトコー
ドがKLI16ラツチ２６０５内に０を有する場合、
プログラムカウンタアドレスは５個のキーラツチ
２６０１−２６０５全てから直接取り出される。
しかしながら、KLI16ラツチに論理「１」がロー
ドされる（数字キーあるいは小数点キーの押下を
指示している）と、ゲート２７００−２７０３の
作動によりそのラツチ即ちラツチ２６０５の内容
のみがプログラムカウンタへロードされ、キーラ
ツチ２６０１−２６０４とプログラムカウンタ３
１間の並列データパスを作動不可とする。計算器
のこの特徴により数字がROM３０内の単一位置
へ分岐してレジスタＡへ入力され、そこでキーラ
ツチの内容を直接レジスタＡへロードする命令に
遭遇する。キーラツチの内容をレジスタＡへ転送
するのに使用される命令は表のＧ項に示されて
いる。 デバウンス論理回路 キーレデイ信号KYRDを受取ると、キーレデイ
ラツチ２６０８がセツトされ、ゲート２６０７，
２６０９は他のキーレデイ信号の受取りを禁止さ
れる。キーレデイラツチ２６０８がリセツトされ
るまで、キーレデイラツチ２６０８はキーラツチ
２６０１−２６０５（およびプログラムカウンタ
３１）のローデイングを禁止する。キーレデイラ
ツチ２６０８はデバウンスラツチ２６０６からの
によりリセツトされ、デバウンスラツチ２
６０６は、(1)キーラツチ２６０１−２６０５の現
行内容がプログラムカウンタ３１を増分した命令
の組の終りのDONE命令がデコードされておりか
つ(2)状態タイムSTA−STGからなる次の周期中
キーボードがKYRD信号に遭遇しない場合にの
み、キーレデイラツチ２６０８をリセツトする。
これらの２つの条件が満されればデバウンスラツ
チ２６０６によりキーレデイラツチ２６０８はリ
セツトされ、続いてゲート２６０７，２６０９が
もう１つのキーレデイ信号を受取つてキーラツチ
２６０１−２６０５およびプログラムカウンタ３
１をロードする。 デバウンスラツチ２６０６は押下キーの指示す
る計算器オペレーシヨンを行なう一組の命令の終
りに位置するDONE命令のデコーデイングに応答
するが、デバウンス論理のオペレーシヨンの成否
はデバウンスラツチ２６０６が応答する命令の組
の最終端の命令には依存しない。しかしながら、
デバウンスラツチ２６０６が応答する命令は命令
の組の端部が好ましく、本実施例においてそれは
終端となつている。 第１ラツチ２６００はROM３０にロードされ
る第１ラツチ条件BRANCH命令と共に使用され
て、最初に「クリア」キー（Ｃ）が押下されると
きのみソフトウエアパワアツプクリア命令の組に
メモリレジスタＭの内容をゼロとさせる。第１ラ
ツチ２６００はデバウンスラツチ２６０６が最初
にキーレデイラツチ２６０８をリセツトするとき
にセツトされる。本計算器は好ましくは1976年６
月14日提出の米国特許出願第695886号に示された
タイプのパワーラツチを使用しているため、「ク
リア」キーは計算器が付勢されるときに最初に押
下される。こうして、「クリア」キー（Ｃ）と
「オン」キー（ON）とは同じキーであり、パワア
ツプクリア命令の組が第１ラツチ２６００の状態
の分岐条件を適当に使用するならば、「クリア」
キーの最初の押下のみがレジスタＭの内容を０と
する。 パワアツプクリア信号PUCは計算器が最初に
付勢されるときクロツク発生器５１により発生さ
れ、クロツク発生器５１の発生するクロツク位相
が適当な電圧に達するまで継続する。 デイスプレイ論理回路 デイスプレイ論理回路５２を第２８図に示す。
NANDゲート２８００はレジスタＡの出力と
LOCKフラツグラツチ２２０３の内容に応答す
る。LOCKフラツグラツチ２２０３はオーバフロ
ー条件を指示するフラツグを記憶し、NANDゲー
ト２８００によりLOCKフラツグの指示するエラ
ー条件が自動的にデイスプレイに発生する。本デ
イスプレイシステムは米国特許出願第565489号の
セグメント走査法を使用しており、状態タイム
STA−STGおよびSTPにおいてデイスプレイの
セグメントが順次付勢されデジツト線がコード化
される。このコーデイング機能は、真および偽論
理でシフトレジスタ２８０２により直列から並列
へ変換された後のNANDゲート２８００からの出
力に応答するデジツトデコーダ２８０１により行
なわれる。デコーダ２８０１はまた、状態タイム
STA−STG、STPおよびゲート２８０３の発生
する作動可信号に応答する。デコーダ２８０１か
らの８個の出力SP0−SP7は段２９００−２９０
７を有する８段出力レジスタへ供給される。出力
レジスタ２９００−２９０７は、デジツト線Ｄ１
−Ｄ８（第２図および第５ｂ図）を駆動する出力
バツフア２９００Ａ−２９０７Ａを含んでいる。 加算器 第３０図を参照すると、本発明に従つた加算器
回路はＡ入力端子１１０、Ｂ入力端子１１１およ
びキヤリー（Ｃ）入力端子１１２を有している。
入力１１０，１１１はトランジスタ１１３，１１
４のソース−ドレインパスを介して中間ノード１
１５へ接続されている。また、Ａ入力１１０はト
ランジスタ１１４のゲートへ、Ｂ入力１１１はト
ランジスタ１１３のゲートへそれぞれ交差接続さ
れている。中間ノード１１５はドレインが−ＶDD
給電線１１７（通常約−9V）に接続され、ゲー
トがプリチヤージクロツクφPCソースに接続され
たトランジスタ１１６によりプリチヤージされ
る。中間ノード１１５およびキヤリー入力端子１
１２は他の同様な回路に接続されている。こうし
てノード１１５と端子１１２は一対のトランジス
タ１２０，１２１のソース−ドレンパスを介して
出力ノード１２２へ接続されている。ノード１１
５はトランジスタ１２１のゲートおよびトランジ
スタ１２０のゲート端子１１２へ交差接続されて
いる。出力ノード１２２はゲートにφPCクロツク
が供給されるトランジスタ１２３により−ＶDDで
プリチヤージされる。 第３０図の回路のオペレーシヨンには、第３１
図の真理値表が適用される。トランジスタがＰチ
ヤネルであれば−ＶDDは論理「０」であり、ＶSS
即ち接地は論理「１」である。Ａ，Ｂ入力１１
０，１１１が−ＶDDであれば、両トランジスタ１
１３，１１４がゲート上の−ＶDDによりターンオ
ンされ、ノード１１５は−ＶDDのままである。ノ
ード１１５およびＣ入力１１２が共に−ＶDDであ
るため、トランジスタ１２０，１２１はオンであ
り、出力ノード１２２は−ＶDDのままで０−０−
０入力条件の出力を満たす。しかしながら、Ａ入
力が「１」即ちＶSSで他が全て「０」であると、
トランジスタ１１３はオン、トランジスタ１１４
はオフに維持される。ノード１１５はトランジス
タ１１３を介して接地端子１１０へ放電される。
同様に、トランジスタ１２０はＣ入力１１２上の
−ＶDDによりターンオンされ、ノード１１５が放
電するときトランジスタ１２１はカツトオフされ
る。こうして、出力ノード１２２はトランジスタ
１２０，１１３を介して接地入力端子Ａへ放電
し、１−０−１入力に対する出力を満たす。Ｂ入
力１１１が接地電位にある０−１−０入力にも同
じ条件が存在する。ノード１１５はトランジスタ
１１４を介して接地へ放電し出力ノード１２２は
トランジスタ１２０，１１４を介して放電する。
Ｃ入力が「１」でＡ，Ｂが「０」のとき、ノード
１１５は−ＶDDでトランジスタ１２１をオンに保
持し、出力ノード１２２は接地されたＣ端子へ放
電する。Ａ，Ｂ入力が「１」でＣが「０」である
と、両トランジスタ１１３，１１４がオフに保持
されてそのゲートはＶSSであり、プリチヤージさ
れたノード１１５は−ＶDDにチヤージされたまま
である。トランジスタ１２１はノード１１５によ
りオンに保持され、トランジスタ１２０はオフに
保持される。ノード１２２はＶSSである入力Ｃへ
放電され、出力は「１」となる。入力Ａが「１」
でＢが「０」でＣが「１」であると、中間ノード
１１５はＡ端子へ放電して回路の第２の半分へ
「１」を供給し、トランジスタ１２０，１２１は
両ゲート共接地されて「０」出力を出しているた
め出力ノード１２２はトランジスタ１２０，１２
１を介して放電しない。同様に、Ａが「０」でＢ
が「１」でＣが「１」であると、出力ノード１２
２は再びトランジスタ１２０，１２１を介した放
電を停止し、「０」出力となる。最後の条件即ち
Ａ，Ｂ，Ｃが全て「１」であると、中間ノード１
１５はトランジスタ１１３あるいは１１４を介し
て放電しないため「０」となり、トランジスタ１
２１がターンオンされて出力ノード１２２は接地
（トランジスタ１２１を介して入力Ｃ）へ放電
し、「１」入力を供給する。こうして、全加算器
の論理条件が満される。 第３０図の回路は細長装置であるトランジスタ
１１６を有し、チヤネル幅（Ｗ）と長さ（Ｌ）の
比はトランジスタ１１３，１１４に比べはるかに
小さい。これは、Ａ＝「１」、Ｂ＝「０」（あるいは
Ｂ＝「１」、Ａ＝「０」）の条件で中間ノード１１５
が回路の第２の半分へＶt以下の論理レベルを放
電供給しなければならないとき、トランジスタ１
１６，１１３が電圧分割器として動作してノード
１１５に偽論理レベル即ち高レベル電圧を生じな
いために必要である。ノード１１５の電圧が高す
ぎると、トランジスタ１２１はターンオンされ、
出力ノード１２２は放電して擬似「０」入力を生
ずる。この理由のため、トランジスタ１１６の
Ｗ／Ｌ比は小さくされ、その電圧降下は駆動トラ
ンジスタ１１３，１１４に比べ大きくなる。実際
には、ノード１１５は全論理レベルまで充電する
必要はなくてＶtを幾分越えているだけでよく、
トランジスタ１１６はノード１１５が完全にプリ
チヤージしない程小さくすることができる。 放電パスを設ける必要があるため、入力Ａ，
Ｂ，Ｃはダイナミツクではなくスタテツクでなけ
ればならない。また、加算器入力が次のレベルを
セツトアツプする間出力は出力レベルを保持する
ようゲートできる。これらの機能を有する回路を
第３２図に示す。スタテツクな入力はデイプリー
シヨン型負荷トランジスタ１２５と駆動トランジ
スタ１２６を有するインバータによつて提供さ
れ、接地パスは入力，あるいはが存在する
限り駆動トランジスタを介して存在し続ける。
個々のＶDD接続を有する代りにプリチヤージトラ
ンジスタ１１６，１２３のゲートはこれらトラン
ジスタのドレーンおよびφPソース１１８へ接続
されている。出力ノード１２２はトランジスタ１
２７を介して入力線１２８へ接続されており、ト
ランジスタ１２７のゲートには出力クロツクφ０
が印加されている。プリチヤージクロツクφPと
出力クロツクφOのタイミングを第３３図に示
す。線１２８上の出力は、φPが接地される少し
後からφPが再び負になり始めるまでの間は、た
とえ入力Ａ，Ｂ，Ｃが変化しても有効である。必
要なら、キヤリー出力を発生する別個の回路が使
用される。 本発明を特定の実施例について説明したが、当
業者にはおのずから種々の修正が示唆されるであ
ろう。例えば、データ語や命令語のビツト数、公
称クロツク周波数、論理値、および開示した計算
器のその他の詳細は装置設計に依存することは明
白である。従つて、本発明は開示した特定の実施
例に限定されるものではない。
データ処理システムに関するものである。本明細
書では本発明の分岐デコーダシステムを使用した
完全な電子計算器システムを開示しており、開示
した電子計算器は直列式のワード（語）構成計算
器であるが、本発明はこの種の計算器に限定され
るものではなくマイクロプロセツサに広く適用す
ることができる。 主要な電子機能が単一集積半導体チツプ上に集
積された電子計算器システムに関して、そのよう
なチツプのいくつかが米国特許第3919532号、第
3934233号、第3931507号および第3988604号に示
されている。 これらの先行技術の概念により小型でパーソナ
ルサイズの計算器の大幅なコスト削減が可能とな
つた。これらの製品のコスト削減のために続けら
れている努力の中には、最小半導体チツプ領域を
使用して加算、減算、乗算、除算、二乗算、平方
算、パーセントおよびメモリのオペレーシヨンを
実行できる計算器の開発も含まれている。本明細
書で開示しているチツプは、上記タイプのオペレ
ーシヨンを実行できる手持型あるいは卓上型計算
器に使用でき、非常に小さい半導体チツプとして
作ることができる。 先行技術においては、全分岐アドレスが分岐命
令語の一部として組み入れられた米国特許第
3931507号に示されたような単一命令分岐オペレ
ーシヨンの使用が既に知られている。この場合、
命令語は分岐アドレスよりも長くなければなら
ず、後述する理由によりチツプシリコン領域の利
用は不経済となる。また、米国特許第3919532号
に示されたような相対的アドレツシング技術も知
られている。この場合には、分岐は１つの分岐命
令の実行によりROMの一部内でのみ行なうこと
ができる。さらに、米国特許第3988604号に示さ
れたようにROMをアドレスするのにプログラム
カウンタとページアドレスレジスタの両方を使用
することも知られており、プログラムカウンタ内
のアドレスは分岐命令により変えられROMペー
ジアドレスは別の命令により変えられる。しかし
ながら、この技術は分岐デコーダ論理を複雑にす
る。 命令語は命令語アドレスよりも２ビツト以上長
くなければならないので、分岐アドレスを分岐命
令内に置くことはマイクロプロセツサや計算器の
シリコン領域の使用を不経済にすることが判つ
た。例えば、９ビツト位置を有するプログラムカ
ウンタを使用し512個の命令語を記憶するROMに
ついて考えると、命令を分岐命令として識別して
例えば条件付分岐を出すには通常さらに２、３ビ
ツトを要するため、出力される命令語は10あるい
は11ビツトを有さなければならない。しかしなが
ら、比較的簡単な計算器において、11あるいは12
ビツト命令語は可能な命令の組をデコードするの
に必要なものより長い。例えば、本明細書に開示
した計算器では、アドレスレジスタは９ビツト長
を有し、命令語は９ビツト長を有し、しかも命令
の全組がデコード可能である。また、米国特許第
3919532号もしくは第3988604号に示された分岐シ
ステムは本明細書に開示したタイプの計算器に使
用できるが、これらの分岐システムは当業者には
明らかなある欠点を有している。例えば、マイク
ロプロセツサの命令メモリのどこかへ長い分岐を
行なうことが複雑になる。さらに、これら先行技
術のシステムは条件付分岐を行なうことはできる
が、テストされる条件は単一の予め選択されたラ
ツチの状態にすぎない。 従つて、本発明の一目的は、命令メモリ内のチ
ツプシリコン領域をより効率よく使用できる分岐
論理システムを提供することである。 本発明の他の目的は、複数個のラツチの中から
選択された１つのラツチの状態に基づいて条件付
分岐を行なうことのできる分岐論理システムを提
供することである。 本発明のさらに他の目的は、マイクロプロセツ
サまたは電子計算器用の改良された分岐論理シス
テムを提供することである。 本発明のさらに他の目的は、２サイクル分岐シ
ステムを持つ電子計算器を提供することである。 本発明の上記目的は以下に記載する本発明に従
つて達成される。 本発明の好適実施例においては、分岐論理シス
テムは電子計算器の一部として半導体チツプ上に
設けられている。分岐論理システムは、所与のタ
イミングサイクル中システムの命令メモリから出
力される分岐命令をデコードする分岐論理回路
と、所与のサイミングサイクルに直接続くタイミ
ングサイクル中命令メモリから出力される命令に
従つて命令メモリをアドレスするプログラムカウ
ンタの内容を変更する回路とを備えている。さら
に、好ましくは、分岐デコーダ論理回路が選択さ
れたフラツグラツチの状態によつて分岐の実行を
条件付ける分岐命令内の複数個のビツトに応答す
る。フラツグラツチは前記複数個のビツトのデコ
ーデイングに従つて選択される。さらに、好適実
施例においては、命令メモリから出力される命令
語内のビツト数は命令メモリのアドレスに使用さ
れるプログラムカウンタ内のビツト数に等しい。 本発明自体およびその好適使用モード、その目
的ならびに利点は、本発明の実施例についての添
付図面を参照した以下の詳細な説明から最もよく
理解されるだろう。 第１図には本発明の特徴を採用できるタイプの
ポータブル電子計算器が示されている。計算器１
はキーボード２とデイスプレイ３を有している。
一実施例では、デイスプレイは発光ダイオード、
螢光管、液晶装置等のアレイもしくはその他の表
示手段による８デジツトまたはキヤラクタで構成
される。デイスプレイの各キヤラクタは従来のセ
グメント区分されたキヤラクタであり、１キヤラ
クタは７セグメントで、小数点表示用のもう１つ
のセグメントが各キヤラクタに設けられている。
キーボード２等の入力手段は１組の数字キー（０
−９）、小数点キー（・）、および複数個の機能キ
ー、例えば加算（＋）、減算（−）、除算（÷）、
乗算（×）、平方根（√ ）、クリア（Ｃ）、自乗
（X2）キーを有している。さらに、メモリオペレ
ーシヨン（Ｍ）およびメモリリコール（MR）等
のメモリ機能も有し得る。 第２図には本発明を具体化した単一チツプ計算
器システムの機能的概略図が示されている。ここ
に示す単一チツプ１０は28ピンパツケージに配置
されている。もちろん、米国特許第3984816号に
あるように例えばデイスプレイを走査する線とキ
ーボードを走査する線とを結合してピン数を減ら
す技術も知られている。しかし、チツプ１０が取
付けられる基板の回路板の設計は、その上の回路
パターンがクロスオーバ点を有さなければ簡単化
できることが判つている。クロスオーバ点を必要
とする場合は、回路板または基板は二重規定配線
あるいは多段配線のジヤンパー線を設けなければ
ならず、いずれも回路板または基板の製作を複雑
にする。第２図から判るように、チツプ１０に28
ピンパツケージを使用することによつてそのよう
なクロスオーバ点の必要性が排除されている。キ
ーボード２は、例えば米国特許第3911234号に示
された方法で、そのようなクロスオーバ点を排除
して作ることができる。 第３図には本発明を具体化した単一チツプ計算
器システムの機能的ブロツク図がチツプ１０上の
種々の回路とともに示されている。種々の回路の
詳細な説明は第８図から２９図に関連して順次行
なうこととし、ここでは基本的なシステムの一般
的な機能説明を第３図に参照して行なう。第３図
において単線で示した接続は複数個の実際のハー
ドウエア相互接続を表わし、説明を容易かつ簡単
にするために単線は複数個の異なる機能を表わす
ものとする。例えば、ROM３０と命令語レジス
タ３３間の広幅線は、本発明の本実施例で使用さ
れる並列データパスを表わすために使用されてい
る。計算器のレジスタＡ−Ｄ、Ｍおよび演算ユニ
ツト４０は直列に動作するが、本計算器の多くの
特徴は並列あるいは直列データパスの一方の使用
に限定されるものではないことが注意されるべき
である。 本発明の計算器システムは命令語メモリ好まし
くは命令語ROM３０を有する。ROM３０はプロ
グラムカウンタ３１に記憶された９ビツトアドレ
スPC0−PC8に応答し、それによつて９ビツト命
令語R0−R8を出し、該命令語は命令語デコーダ
論理回路３４および命令語レジスタ３３へ供給さ
れる。プログラムカウンタ３１は通常擬似任意形
式で増分してROM３０をアドレスする。 BRANCH（分岐）、CALL（コール）、
RETURN（リターン）、DONE命令に対応する命
令語は命令語レジスタ３３へロードされないこと
を除けば、命令語レジスタ３３へロードされる命
令語I0−I8はROM３０から出力される命令語R0−
R8に対応する。BRANCH，CALL，RETURN，
DONE命令を受取る代りに、命令語レジスタ制御
および分岐論理回路３５の作動によりNO−OP
（ノーオペレーシヨン）命令がそこへロードされ
る。命令語デコーダ論理回路３４のBRANCH，
CALL，DONE，RETURN命令をデコードする
部分はROM３０からのR0−R8命令語に応答し、
他の部分は命令語レジスタ３３からのI0−I8命令
語に応答する。さらに、分岐位置のアドレスに対
応しBRANCHあるいはCALL命令に続く命令語
は、分岐ラツチ３６がセツトされているときは命
令語レジスタ３３へ入るのを禁止される。 BRANCH命令に続く分岐アドレス命令語は(1)
BRANCH命令が無条件BRANCH命令である場
合、あるいは、(2)BRANCH命令が条件付
BRANCH命令であつて条件が満されている場
合、分岐アドレスとしてプログラムカウンタ３１
へロードされる。命令語レジスタ制御および分岐
論理回路３５は条件付BRANCH命令に遭遇する
と選択されたフラツグラツチ３８、キヤリーラツ
チ３７、「第１」ラツチ２６００（第２６図）、あ
るいは選択されたキーボードラツチ３９の組合せ
の状態をテストする。本明細書の最後の部分に示
した表のＡ項には種々のBRANCH命令が挙げ
られており、分岐が条件付けられる種々のフラツ
グおよびラツチを示している。命令語は９ビツト
を有するため、BRANCHあるいはCALLが実行
されるとき分岐アドレス命令はプログラムカウン
タ３１へ直接挿入される。 分岐ラツチ３６はBRANCHあるいはCALL命
令（表のＡおよびＢ項参照）のデコーデイング
によりセツトされて、分岐アドレスが命令語レジ
スタ３３へロードされたり命令語デコーダ論理回
路３４のR0−R8命令語に応答する部分によりデ
コードされるのを禁止するために使用される。次
の命令語がプログラムカウンタ３１へロードされ
る分岐アドレスとして利用される限り、CALL命
令は特殊のタイプの無条件BRANCH命令であ
る。しかしながら、通常プログラムカウンタ３１
が増分するはずのアドレスもサブルーチンレジス
タ３２の記憶される。RETURN命令に遭遇する
と、命令語レジスタ制御および分岐論理回路３５
の制御下でサブルーチンレジスタ３２の内容はプ
ログラムカウンタ３１へロードされる。DONE命
令は本計算器システムの重要な特徴であり、プロ
グラムカウンタ３１へ記憶されたアドレスの増分
を禁止する。さらに、DONE命令は命令語レジス
タ３３へロードされず、命令語レジスタ３３の内
容が自動的にゼロにされる。これはNO−OP（ノ
ーオペレーシヨン）命令である。５ビツトコード
を記憶するキーメモリ手段を提供するキーボード
ラツチ３９はキーボードプログラマブル論理回路
アレイ（キーボードPLA）４１からロードされ
て、バツフア４３およびキーボード２を介してキ
ーボード感知ストローブ４２から供給される入力
をデコードしキーボード２のキー押下をデコード
する。キーボードラツチ３９はキーボード２の最
終押下キーを指示するコードを記憶する。 キーボードデバウンスおよび論理回路４４はキ
ーボード２のキー押下のハードウエアデバウンシ
ングのために設けられている。キーボードラツチ
３９の出力は命令語レジスタ制御および分岐論理
回路３５の制御下でプログラムカウンタ（PC）
挿入論理回路４５を介してプログラムカウンタ３
１へ挿入するか、あるいはKeyboard Latch To
Register Ａ（キーボードラツチからレジスタＡ
へ）命令（表のＧ項参照）がデコードされてい
る場合直列化回路４６を介して演算ユニツト４０
へ入力することができる。 命令語レジスタ３３へ記憶された命令語の一部
は直列化回路４７を介して演算ユニツト４０用の
Ｂ入力制御回路４８へロードされ、定数（表の
Ｃ項参照）を含む選択されたオペレーシヨンを行
なう。 データメモリは第５ａ図に示したフオーマツト
を有する10デジツトデータ語の記憶に使用される
シフトレジスタＡ−ＤおよびＭによつて提供され
る。レジスタＡおよびＢのみが（それぞれＡおよ
びＢ入力制御回路を介して）演算ユニツト４０へ
入力され、加算あるいは減算オペレーシヨンが行
なわれる。レジスタＣおよびレジスタＭのＡ入力
制御回路４９との相互接続はレジスタＡとのデー
タ交換のために使用され、この交換は演算ユニツ
ト４０を介して行なわれるがこのとき演算ユニツ
ト４０はデータの変更には使用されない。レジス
タ入力論理回路５０Ａ−５０Ｄおよび５０Ｍは再
循環パスおよび転送／交換パスを提供するために
使用される。入力論理回路５０Ａは、好ましく
は、演算ユニツト４０からの出力を受取り、その
ためレジスタＡが演算ユニツト４０へ直接供給さ
れる唯一のレジスタである。こうして、好適実施
例の計算器においては、レジスタＡおよびＢの内
容のみが直接演算ユニツト４０へ供給されて算術
演算オペレーシヨンを行ない、このような算術演
算オペレーシヨンの結果のみが直接レジスタＡへ
戻される。他のレジスタＣ，Ｄ，Ｍの内容はレジ
スタＡあるいはＢの内容がレジスタＡあるいはＢ
へ挿入されるときに演算され得る。レジスタＣの
内容はレジスタＡへ挿入することができる。ある
いは、レジスタＡの内容がレジスタＣへ挿入でき
る。あるいは、レジスタＡとＣの内容は交換でき
る。同様に、レジスタＢの内容はレジスタＣまた
はＤへ挿入するか、あるいはこれらのレジスタの
いずれかと交換できる。また、レジスタＭの内容
はレジスタＡへ挿入するか、あるいはそれと交換
できる。種々のレジスタＡ−ＤおよびＭを演算ユ
ニツトへどのように入力するかあるいはそれらの
間でデータ転送をどのように操作するかに関する
これらの制約は算術演算オペレーシヨンを行なう
のに必要な命令数は増加する傾向にあるが、(1)種
種のレジスタおよび演算ユニツト間のハードウエ
ア相互接続を制限すること、および(2)デコードす
べき異なるタイプの命令の数をROM３０内に付
加的命令を供給するために使用される付加的チツ
プシリコン領域を償う以上に制限することによつ
てチツプシリコン領域が節約されることが判つ
た。これらの付加的命令は、例えば、レジスタＤ
の内容が演算ユニツト内で処理される前にまずレ
ジスタＤの内容を挿入あるいはレジスタＢの内容
と交換して算術演算命令の前に付加的レジスタ命
令を追加する場合に生ずる。しかし、主に簡単な
算術機能を実行する計算器では、この方法により
計算器チツプに必要なシリコン領域が節約され
る。 レジスタＡの内容はデイスプレイ論理回路５２
を介してデイスプレイ３へ出力される。デイスプ
レイ論理回路５２はレジスタＡの内容をデコード
してデイスプレイ３の適当なセグメントを付勢す
る。 システムタイミング 次に第４ａ図および第４ｂ図を参照すると、チ
ツプ１０上のクロツク発生器５１によつて発生さ
れるタイミング信号の代表的な形が示されてい
る。クロツク発生器の発振器は150KHzから333K
Hzの周波数範囲を有し、公称周波数は200KHzで
ある。第４ａ図に示したように、２つの主クロツ
ク位相（φ１およびφ２）と２つのプリチヤージ
クロツク位相（φ３およびφ４）とがある。位相
φ３は位相φ１の初めの半位相中「低」となりプ
リチヤージとして働く。位相φ４は位相φ２の初
めの半位相中「低」となりプリチヤージとして働
く。各ビツトタイムBT0−BT3はφ１＋φ２に等
しい周期を有するが、これは計算器内のデータの
１ビツトをクロツクする時間に等しい。BT0から
BT3の４ビツトタイムは（４ビツト）のデータの
１デジツトをクロツクするのに必要な時間を有
し、デジツトタイムを構成する。各デジツトタイ
ムDT0−DT9は計算器の１デジツトを（２進化10
進あるいは16進で）クロツクする時間間隔を供給
するので、DT0からDT9の10デジツトタイム間隔
がデータ語内の全10デジツトをクロツクする時間
を供給する。早期デジツトタイムDT0E−DT9E
はデジツトタイムDT0−DT9に対応するが、２ビ
ツト時間早く発生する。10デジツトタイム（DT0
からDT9）は公称クロツク周波数200KHzで640μ
ｓ周期を有する命令サイクルを構成する。デイス
プレイ内のセグメントＡ−ＧおよびＰが表示動作
中に生ずる状態タイムＡ−ＧおよびＰ中に繰返し
作動可とされる限り、引き続く命令サイクルはＡ
−ＧおよびＰと付された状態タイム（STA−
STGおよびSTP）である。ベータタイムβ０−
β３はビツトタイムBT0−BT3に対応するが、反
転されていてかつφ３プリチヤージクロツクサイ
クルの周期だけ短縮されている。 本発明を具体化した計算器は４相MOS論理を
使用しているため、チツプ上に殆んど給電線を必
要としないが、レース（競合）状態をなくすため
にプリチヤージタイムは注意深く選択する必要が
ある。こうして、直列接続のクロツクされたゲー
トに対しゲートレベルは反転していなければなら
ず、位相φ３でプリチヤージされるゲートは位相
φ４でプリチヤージされるゲートを駆動し、逆
に、位相φ４でプリチヤージされるゲートは位相
φ３でプリチヤージされるゲートを駆動しなけれ
ばならない。しかしながら、同じ位相を有するゲ
ートは中間にスタテツクなインバータのある場合
には直列に接続することができる。チツプ１０の
詳細な論理回路図において、クロツクされたゲー
トには特定のゲートがφ３，φ４のいずれのプリ
チヤージサイクルで駆動されるかを指示する３あ
るいは４の数字を付して示されている。スタテツ
クなゲートは「Ｓ」を付して示されている。ゲー
トからの信号には、信号がφ３，φ４のいずれの
プリチヤージサイクルで発生されるかを指示する
添字がしばしば付されている。また、このプリチ
ヤージ論理はチツプシリコン領域を保存しかつ消
費電力を低減するために使用されるが、本明細書
に開示した計算器の特徴はこのような論理の使用
には依存しない。 前記の約定によれば、BT03，BT13等のビツト
タイムは、ビツトタイムが「０」あるいは「１」
であつて位相φ３のプリチヤージで駆動されるゲ
ートから信号が発生したことを指示する。なお、
第８図から第２９図の詳細な論理回路図には前記
しなかつたタイミング信号もいくつか使用されて
いる。例えば、タイミング信号９２３は位相φ３
プリチヤージで動作するゲートからのデジツトタ
イム９とビツトタイム２を指示する。３桁の数字
を有する他のタイミング信号にも同じ約定が用い
られている。 命令語 表にはROM３０へプログラムされて計算器
の動作を制御する命令が挙げられている。この計
算器のROM３０内に記憶可能な命令語の組が表
に示されている。表を参照すると、種々の命
令語を説明するためにＡ項からＧ項に分類されて
いる。各命令語のタイプは各命令組のタイプのフ
オーマツトを示す第６ａ図から第６ｈ図の１つに
関連している。 BRANCH命令（Ａ項）は、分岐が条件付かど
うかそしてもし条件付ならどのフラツグあるいは
ラツチで分岐が条件付けられるかを指示する。状
態ビツトＳは、選択されたフラツクあるいはラツ
チがリセツトされたかセツトされたかに基づいて
条件付分岐を実行すべきかどうかを指示するのに
使用される。BRANCHあるいはCALL命令にす
ぐ続く命令語は、プログラムカウンタ３１へ挿入
すべきアドレスを提供する。命令語長は９ビツト
でありプログラムカウンタの長さも同様に９ビツ
トであることが注意されるべきである。従来、分
岐アドレスはBRANCH命令の一部として含ま
れ、典型的には命令語はプログラムカウンタ３１
へロードされるアドレスよりも長くなつている。
しかしながら、命令語をプログラムカウンタアド
レスと同じ長さに短縮すればチツプシリコン領域
をより効率的に使用できることが判つている。こ
れは第１命令語がBRANCH命令で第２命令語が
分岐アドレスである２命令サイクル分岐を使用し
て達成される。これは電子計算器チツプのシリコ
ン領域を低減させるための本発明の重要な特徴で
ある。 機能については先に述べたSUBROUTINEおよ
びDONE命令のフオーマツトが表のＢ項に示さ
れている。 表のＣ項の算術演算命令は、レジスタＡと定
数を含む演算オペレーシヨンあるいはレジスタＡ
とＢを含むオペレーシヨンに限定される。前記し
たように、これは電子計算器のチツプシリコン総
領域を低減するための本発明の重要な特徴であ
る。算術演算命令用に発生されるマスクを第５ｂ
図に示す。表のＤ項からＧ項には、レジスタＡ
の内容をシフトする命令、種々のレジスタを互い
に交換する命令、選択されたフラツグをセツトお
よびリセツトする命令、キーラツチ３９の内容を
レジスタＡへ挿入する命令が挙げられている。 データ語フオーマツトおよび関連マスク 次に第５ａ図には、レジスタＡ−ＤおよびＭに
記憶されるデータ語のフオーマツトが示されてい
る。前記したように、各データ語は直列データの
10デジツトを有し、各デジツトは直列４ビツトを
有する。従つて、全データ語は40（例えば10×
４）ビツトを有する。デジツトタイムDT0におい
て、データ語は第５ａ図で示したようにレジスタ
Ａ−ＤおよびＭに記憶される。即ち、最下位デジ
ツトD0はＡ入力制御回路４９またはＢ入力制御
回路４８への挿入、あるいは、入力論理回路５０
Ｂ−５０Ｄおよび５０Ｍを介した再循環の準備の
完了したレジスタＡ−ＤおよびＭ内の部分へ記憶
される。最上位デジツト位置D9は小数点位置を
指示する16進コードを記憶する。次の上位デジツ
ト位置D8は正規の８デジツトフイールド外の桁
上げのオーバフローを保持する。デジツト位置
D7−D0は２進化10進データの８デジツトを保持
する。 第５ｂ図にはROM３０の算術演算命令語に含
まれるマスクコードが示されている。マスクコー
ドを使用する命令語セツトは表のＣ項に示され
ている。命令語デコーダ論理回路３４の発生する
マスクは、Ｂ入力制御回路４８に対して、(1)10デ
ジツトデータ語のどのデジツトをレジスタＢから
通過させて演算ユニツト４０内のレジスタＡの内
容の対応するデジツトに対して加・減算するか、
あるいは、(2)定数加算中レジスタＡの内容のどの
デジツトを直列化回路４７の出力へ加算するかを
指示する。第５ｂ図にはコード000，001，101，
011，111を含む５つのマスクが10デジツトデータ
語の下に矩形で囲まれて示されている。特定のマ
スクに関連した矩形で囲まれたデジツトは算術演
算中命令語デコーダ論理回路３４内のマスクデコ
ーダ論理により演算ユニツト４０へ通される。マ
スク論理の詳細な説明から判るように、マスクコ
ードはＡ入力制御回路４９を介してレジスタＡか
ら演算ユニツトへ通過するデータとタイミングの
とられた関係でＢ入力制御回路４８を作動させ
る。第５ｂ図には定義されていない３つのマスク
コード即ち100，101，110がある。マスク110は実
際には最下位デジツトLSDマスクを生ずるが、
（キーボードラツチからレジスタＡへ）というオ
ペレーシヨン（表のＧ項参照）のみと使用する
ことができる。マスク101，110はＢ入力制御回路
４８によつて何らマスクを生じないが、それぞれ
フラツグオペレーシヨン命令群およびレジスタオ
ペレーシヨン命令群のデコーデイングのために保
存される。 デイスプレイ 次に第７ａ図および第７ｂ図を参照する。第７
ａ図には、小数点として使用される８セグメント
共に７セグメントキヤラクタデイスプレイにより
表示可能な10進の10デジツト０−９が示されてい
る。第７ｂ図において、キヤラクタセグメントは
セグメントＡ−Ｇ、小数点セグメントはセグメン
トＰである。第７ｂ図に示したように、各キヤラ
クタ位置には８セグメント用の共通カソード９が
ある。各キヤラクタ位置の８セグメントＡ−Ｇお
よびＰは導体ＳA−ＳGおよびＳPによりそれぞれ
共通接続されている。チツプ１０は1975年４月７
日提出の米国特許出願第565489号に示されたセグ
メント走査法を使用しており、それによればセグ
メントが順次走査されセグメント電極の走査に関
連してデジツトカソードが選択的に付勢されてキ
ヤラクタ０−９と小数点とを形成する。この米国
特許出願第565489号のセグメント走査法を使用す
ることによつて、従来一般に使用されているデイ
スプレイドライバは省略されている。そのため、
デイスプレイが発光ダイオードアレイを有する場
合チツプ１０はデイスプレイ１１に直結できる。 システム論理回路図について 次に第３図のブロツク図に示された回路を形成
するチツプ１０上の論理回路を詳細に示す第８図
から第１２図および第１４図から第２９図を参照
して、第３図のシステムのいろんな部分について
説明する。これらの図面に関する以下の説明はチ
ツプ１０上の多くの点で得られる論理信号に関連
しており、論理「０」は負電圧ＶDDに対応し、論
理「１」はＯ電圧ＶSSに対応する。さらに、これ
らの図面に示すＰチヤネルMOSトランジスタは
ゲートに論理「０」即ち負電圧が印加されるとき
導通するものである。バー（−）の付してない論
理信号は「真」論理である。即ち、２進「１」
（電圧ＶSS）が信号の存在を指示し、２進「０」
（電圧ＶDD）が信号の不在を指示する。バー
（−）の付された論理信号は「偽」論理であり、
２進「０」（電圧ＶDD）が信号の存在を指示し、
２進「１」（電圧ＶSS）が信号の不在を指示す
る。クロツクされたゲートの数字３はプリチヤー
ジとして位相φ３が使用されていることを示し、
数字４はプリチヤージとして位相φ４が使用され
ていることを示す。ゲート内のＳはゲートがスタ
テイツクに作動することを示す。 なお、以下の説明では論理装置に言及する際３
あるいは４デジツト数を使用しており、３デジツ
ト数の第１デジツトおよび４デジツト数の最初の
２デジツトがその素子が示されている特定の図面
番号を表わしている。従つて、このように番号の
付された素子については、以下の説明はその特定
の装置を示す図面を参照してないこともある。 プログラムカウンタ 第８ａ図および第８ｂ図にプログラムカウンタ
３１の論理回路図が示されている。プログラムカ
ウンタ３１は段800−808を有する９段シフトレジ
スタを含み、各段は出力が位相φ３プリチヤージ
を有するNORゲートに接続されたいくつかの
ANDゲート（例えば８００ａ−８００ｅ）を有
している。NORゲートの出力はφ４プリチヤー
ジを有するインバータへ接続されている。AND
ゲートの１つ（例えば８００ａ）はインバータか
らの出力とHOLD制御信号に応答する。ANDゲ
ート８００ｂは制御信号KTPC（Keyboard
Latch To Program Counter、キーボードラツチ
からプログラムカウンタへ）とキーボードラツチ
からの出力（この場合KL16）に応答する。AND
ゲート８００ｃはフイードバツク論理回路８０９
の出力と制御信号INCPC（Increment To
Program Counter、プログラムカウンタ増分）
に応答する。ANDゲート８００ｄはROM３０の
出力と制御信号RTPC（ROM To Program
Counter、ROMからプログラムカウンタへ）に応
答し、ANDゲート８００ｅはサブルーチンレジ
スタ３２の出力と制御信号SRTPC（Subroutine
To Program Counter、サブルーチンからプログ
ラムカウンタへ）に応答する。他段の各ANDゲ
ート８０１−８０８は、(1)増分AND回路（例え
ば８０１ｃ）への入力が前段の出力から取られる
点、および、(2)選択された段のみがキーボードラ
ツチからの出力を受取る点を除けば、上記と同じ
である。それゆえ、８００ｂに等価のNANDゲー
トは全段には設けられていない。フイードバツク
論理回路８０９は段804および808の出力に応答し
て排他的OR機能を遂行する。そのため、これは
プログラムカウンタ内のアドレスが「増分され
る」毎に擬似任意な形で行なわれる。表には命
令語が論理順に挙げられており、プログラムカウ
ンタ３１によつて発生される擬似任意カウントを
示している。当業者には９段を有するプログラム
カウンタ３１が可能な512個の状態の511個の状態
まで擬似任意にカウント可能であることが判るで
あろう。HOLD信号はプログラムカウンタ３１内
の現在のアドレスを保持するために使用され、
INCPC信号はプログラムカウンタ内の数を擬似
任意に増分する。HOLD、KTPC、INCPC、
RTPC、SRTPC線のいずれにも信号が供給され
ない場合、プログラムカウンタ３１に自動的に０
位置がロードされる。プログラムカウンタの種々
の段からの出力PC0−PC8はROM３０およびサ
ブルーチンレジスタ３２の入力へ供給される。 サブルーチンレジスタ３２はラツチ８１０−８
１８からなる９ビツトアドレスメモリを含んでい
る。各サブルーチンレジスタラツチはプログラム
カウンタ３１の出力に応答し、NPSCR信号に応
答してラツチをロードし、信号に応答し
てそこに記憶されたアドレスをラツチする。 命令語メモリ 命令語メモリは、好ましくは、512ビツトROM
３０として設けられている。この計算器に使用さ
れるROM３０は詳細に示してないが、プログラ
ムカウンタ３１によつて供給されるアドレスPC0
−PC8に応答するものであり、好ましくは米国特
許第3934233号に示された仮想接地タイプであ
る。この米国特許第3934233号の仮想接地タイプ
のROMを使用すれば、１つの接地線即ちＶSS線
を５つ以上のＰ型拡散に使用することにより、従
来典型的に使用されているROMに比べROMのサ
イズを大幅に縮小できる。 ROM３０は表に挙げた命令語でプログラム
して計算器に使用することができる。表には各
命令語およびその擬似任意アドレスが示されてい
る。 命令語デコーダ論理回路 第９図には命令のRETURN、DONE、
CALL、BRANCH群をデコードするのに使用さ
れるデコーダ論理回路の部分が示されている。
NANDゲート９００はRETURN命令をデコード
し、NANDゲート９０１はDONE命令をデコード
し、NANDゲート９０２はCALL命令をデコード
し、NANDゲート９０３はBRANCH命令をデコ
ードするように構成されている。NANDゲート９
００−９０３はROM３０からの命令語に応答し
またにも応答する。は分岐ラツチ２０から
供給される信号でBRANCH命令に続くアドレス
がROMから出力されていることを指示し、それ
によつてNANDゲート９００−９０３を作動不可
にして分岐アドレスをデコードしないようにす
る。NANDゲート９００−９０３は命令語レジス
タ３３内の命令語ではなく（BRANCH、
CALL、RETURN、DONE命令ではあり得な
い）、ROM３０から出力される命令語に応答す
る。こうして、NANDゲート９００−９０３は命
令語メモリ即ちROM３０から出力される命令語
をデコードする命令語デコーダ論理手段を提供す
る。 第１０図にはフラツグオペレーシヨンによりど
のフラツグラツチ３８がアドレスされているかを
デコードする一連のNANDゲート１０００−１０
０８が示されている。NANDゲート１０００−１
００８がBRANCH型命令および分岐アドレス命
令のロードされない命令語レジスタ３３から出力
される命令語に応答する限り、命令語のI0および
I1ビツトをデコードする必要はない。さらに、フ
ラツグラツチ２２００−２２０５がI5ビツトに応
答する限り、NANDゲート１０００−１００４お
よび１００７はセツトあるいはリセツト機能を指
示するI5ビツトに応答しない。 前記したように、命令語デコーダ論理回路３４
はＢ入力制御回路４８により演算ユニツト４０へ
入力されるデジツトを制御するマスク発生器を有
している。ゲート１１００−１１０４は命令語レ
ジスタ３３から出力される算術演算命令語内の最
下位デジツトLSD、最上位デジツトMSD、オー
バフローOVF、小数点DPTおよび仮数MANTマ
スクをデコードする。種々の算術演算命令が表
のＣ項に、種々のマスクが第５ｂ図に定められて
いる。ANDゲート１１００はLSDマスクを形成
する命令語のビツトのみならずORゲート１１０
５の出力にも応答する。ORゲート１１０５はNO
−OP命令に遭遇したときLSDマスクを無効にす
る命令語のI5−I8ビツトに応答する。NO−OP命
令は表のＣ項におけるレジスタＡに定数０が加
算される算術演算オペレーシヨンとして定義され
ている。しかしながら、この加算は達成されずデ
ータ語は単に再循還するのみである。このとき、
LSEマスクは無効とされるため加算は行なわれな
い。もちろん、加算を行なつてもレジスタＡ内の
数字は変化しない。しかしながら、加算を行なう
と前の算術演算オペレーシヨンのためにキヤリー
ラツチ３７に予めロードされたものが変化するこ
とがある。そのため、NO−OPが真のノーオペレ
ーシヨン命令であるためにはキヤリーラツチ３７
を変えてはならない。従つて、この特定の命令に
対してLSDマスクは発生されず、これがORゲー
ト１１０５内のI5−I6ビツトをデコードする理由
である。NANDゲート１１００−１１０４の出力
はNORゲート１１０６へ供給され、その出力は
β０およびβ３制御転送ゲートを介して供給され
る。β３制御転送ゲートの出力は３個のインバー
タ１１０７−１１０９へ供給されて34、
03、MASK34、MASK03、および
04信号を供給する。ここで、第１数はビ
ツトタイムそして第２数は特定のマスク信号のプ
リチヤージタイムを表わしている。ANDゲート
１１００−１１０４は夫々DT0E、DT7E、
DT8E、DT9Eおよび9に応答し、第５ｂ図
のマスク表に従つた適当なデジツトタイムに適当
なマスクを発生する。 第１２図には、大部分のレジスタオペレーシヨ
ン命令（表のＥ項）といくつかの算術演算命令
（表のＣ項）のデコーデイングに使用される命
令語デコーダ論理回路３４の部分が示されてい
る。NANDゲート１２００−１２０４は命令語レ
ジスタ３３内の命令語をデコードしてそれぞれ信
号BD，BC，AB，CAおよびMAを出す。信号BD
はレジスタＢからレジスタＤ（Ｂ→Ｄ）への転送
命令またはレジスタＢとレジスタＤ（Ｂ／Ｄ）間
の交換命令がデコードされたことを指示する。信
号BC，AB，CAおよびMAについても同様のこと
が言える。I5ビツトはレジスタＢ，Ｄへの入力論
理回路５０Ｂ，５０ＭおよびＡ入力制御回路４９
の演算ユニツト４０への入力においてデコードさ
れるのが交換オペレーシヨンか転送オペレーシヨ
ンかを指示している。複合ゲート１２０５はＣ→
Ａ転送命令ではなくＡ→Ｃ転送命令もしくはＣ／
Ａ交換命令をデコードして信号ACを発生する。 複合ゲート１２０９は２種類の算術演算命令
（Ａ±ＢあるいはＡ＋Ｋ）のＡ／φビツトをデコ
ードする。複合ゲート１２０６は信号をデコ
ードする。が論理「１」であるとレジスタＡ
の出力はＡ入力制御回路４９を通過せず、それは
(1)シフトオペレーシヨンあるいは(2)Ａ→Ｂおよび
Ａ→Ｃ転送命令以外のレジスタＡを含むレジスタ
オペレーシヨン中に行なわれる。その他の状態の
ときは全てレジスタＡの出力はＡ入力制御回路４
９へ印加され、レジスタＡの通常の再循還パスは
Ａ入力制御回路４９を介して演算ユニツト４０に
至り入力論理回路５０Ａを介してレジスタＡへ戻
る径路となる。もちろん、レジスタＡの内容が単
に再循環しているときはマスク信号が存在しない
ためにデータはＢ入力制御回路４８を通過しな
い。 NANDゲート１２０７は（キーボードラツチか
らレジスタＡへ）という命令（表のＧ項参照）
をデコードしてM4信号を出す。NANDゲート１
２０８はレジスタＡ，Ｂを含む算術演算オペレー
シヨン中MANTマスクをデコードしてBCD信号
を出し、演算ユニツト４０がそれに対し自動的に
２進化10進修正を行なう。他の動作状態に対して
は演算ユニツトは自動的に16進で動作する。 命令語デコーダ論理回路３４の上記説明は表
に挙げた命令語の殆んどのデコーデイングについ
て行なつたことになる。前記したように、ある命
令語の選択されたビツトは命令語デコーダ論理回
路３４ではデコードされず局部的にデコードされ
る。命令語のこれらの特定部分のデコーデイング
については、これらの命令語ビツトをデコードす
る素子に関連して説明する。 フラツグ論理（第１０図）、マスク発生器（第
１１図）およびレジスタオペレーシヨン（第１２
図）の制御に使用される命令語デコーダ論理回路
の部分は命令語レジスタ３３内の命令語に応答
し、これらのデコーダは命令語レジスタ３３へロ
ードされないBRANCH、BRANCH
ADDRESS、CALL、RETURN、DONE命令をデ
コードする必要がない。そこで、命令語レジスタ
３３へロードされるNO−OP命令はレジスタＡ−
ＤおよびＭ内のデータを単に再循還するのみであ
る。こうして、前記デコーダは命令語レジスタ３
３から出力される命令語をデコードする命令語デ
コーダ論理手段を提供する。 データレジスタ、レジスタ入力論理回路および演
算ユニツト入力制御回路 第１３図には、レジスタＡ−ＤおよびＭ、その
入力論理回路５０Ａ−５０Ｄおよび５０Ｍ、演算
ユニツト４０、およびＡ，Ｂ入力制御回路４９，
４８のより詳細なブロツク図が示されている。
Ａ，Ｂ入力制御回路４９，４８およびレジスタ入
力論理回路５０Ａ−５０Ｄおよび５０Ｍ内に、図
示したデータ転送パスを作動可にするためにどの
データ制御信号がデコードされるかが示されてい
る。第１３図に示した信号名のフオーマツトは、
デコードされているI5ビツトが転送命令（例えば
Ｂ→Ｄ）ではなく交換命令（例えばＢ／Ｄ）を指
示している場合を除き第１２図のデコーダでデコ
ードされる制御信号と一致し、数字５が制御信号
名の後に付記されている（例えばBD５）。第１３
図中でこれまで説明しなかつた唯一の制御信号は
Ａ±ＢおよびＡ＋Ｋ制御信号であるが、それにつ
いては第１７図に関連して説明する。 計算器のデータメモリは第１４図に示したレジ
スタＡ−ＤおよびＭで提供されている。レジスタ
Ｂ−ＤおよびＭはそれぞれ10個の10進位置を有す
るデータ語を記憶する391/2ビツトの記憶装置を
有している。40ビツトの代りに391/2ビツトが供
給される限り、その出力は入力に対して反転され
ている。レジスタＡ１４００の主要部は311/2ビ
ツトの記憶装置を含んでいる。シフトレジスタ１
４００の−４は４ビツトシフトレジスタ１４０
１へ接続されている。シフトレジスタ１４０１の
出力4はもう１つの４ビツトシフトレジスタ１
４０２へ供給され、シフトレジスタ１４０２の出
力は＋４である。レジスタＡからの通常のデー
タパスはシフトレジスタ１４０１の出力からのも
ので、データ再循還、算術演算オペレーシヨン、
およびデータ転送交換オペレーシヨン用である。
−および＋出力はシフトオペレーシヨンに使
用される。なお、演算ユニツト４０からの出力が
開路され算術演算命令語内のＡ／φビツト（表
のＣ項参照）が２進「１」であるとき、＋出力
はレジスタＡの再循還パスとして使用される。 レジスタ入力論理回路５０Ａから判るようにゲ
ート１５００および１５０１は通常演算ユニツト
４０からの出力（ADDEROUT）をレジスタＡへ
伝達し、複合ゲート１２０９からのＡ／φが論理
「１」であるときレジスタＡの＋出力をレジス
タＡの入力へ入力する。レジスタ入力論理回路５
０ＢはORゲート１５０３においてインバータ１
５０２で反転された信号ABに応答してレジスタ
Ａの内容をレジスタＢの入力へ転送する。それは
さらに信号BC，BDおよびNANDゲート１５０
４，１５０５における命令語のI5ビツトにも応答
し、NANDゲートの出力はそれぞれＢ／Ｃあるい
はＢ／Ｄレジスタ交換オペレーシヨンに応答して
レジスタＣおよびＤからの出力を挿入するORゲ
ート１５０６および１５０７へ接続されている。
さらに、インバータ１５０２およびNANDゲート
１５０４，１５０５の出力は入力としてNANDゲ
ート１５０８へ供給され、NANDゲート１５０８
の出力はレジスタＢの出力にも応答するORゲー
ト１５０９へ接続されている。こうして、他の交
換や転送オペレーシヨン（Ａ／Ｂ、Ａ→Ｂ、Ｂ／
ＣあるいはＢ／Ｄ）が指示されていない場合、
NANDゲート１５０８およびORゲート１５０９
はレジスタＢの内容を再循還させる。ORゲート
１５０３，１５０９，１５０６，１５０７の出力
はNANDゲート１５１０へ供給され、NANDゲー
ト１５１０の出力はレジスタＢへ入力として供給
される。 レジスタ入力論理回路５０Ｃは信号BCおよび
ACを反転するインバータ１５１７および１５１
１を含んでおり、それらの信号はそれぞれレジス
タＡおよびＢからの出力にも応答するORゲート
１５１２および１５１３へ供給される。インバー
タ１５１７および１５１１の出力はまた、レジス
タ入力論理回路５０Ｂ内のNANDゲート１５０８
と同じ再循還機能を果すNANDゲート１５１４に
も供給される。NANDゲート１５１４の出力はレ
ジスタＣの出力と共にORゲート１５１５へ供給
される。ORゲート１５１２，１５１３，１５１
５の出力はNANDゲート１５１６へ入力として接
続され、NANDゲート１５１６の出力はレジスタ
Ｃの入力へ接続されている。 レジスタ入力論理回路５０Ｄは信号BDに応答
し、複合ゲート１５１８の指示に従いレジスタＢ
の内容を入力するかあるいはレジスタＤの内容を
再循還させる。 レジスタ入力論理回路５０Ｍは信号MAおよび
I5ビツトに応答してＭ／Ａ交換オペレーシヨンが
デコードされているときレジスタＡの内容をレジ
スタＭへ挿入し、複合ゲート１５１９に交換オペ
レーシヨンが指示されていないときはレジスタＭ
の内容を再循還させる。 演算ユニツト４０のＡ入力の制御回路であるＡ
入力制御回路４９を第１６図に示す。Ａ入力制御
回路は出力がNANDゲート１６０４に接続された
４個のORゲート１６００−１６０３を含んでお
り、NANDゲート１６０４の出力は演算ユニツト
４０のＡ入力へ接続されている。正規のデータパ
スは、複合ゲート１２０６からの信号に応答
してレジスタＡの内容を演算ユニツト４０へ入力
するORゲート１６００を通る。ORゲート１６０
１−１６０３はそれぞれＡ／Ｂ交換オペレーシヨ
ンおよび信号CA，MAのデコーデイングにより
レジスタＢ，Ｃ，Ｍの内容の演算ユニツト４０へ
の入力が可能となる。 第１７図にＢ入力制御回路４８を示す。ゲート
１７００は左・右シフトオペレーシヨン中レジス
タＡの出力，＋，−を演算ユニツト４０の
Ｂ入力へ接続する。命令語レジスタ３３からの3
がデコードされてシフトオペレーシヨンが右シフ
トか左シフトかを指示する。ゲート１７００は
MANTマスクのもとでシフトオペレーシヨンを
行なうようにハードウエア配線されている。即
ち、DT9Eで受信される小数点デジツトは出力
から自動的に供給され、＋出力は左シフトに
−出力は右シフトに使用される。ゲート１７００
はまたMASK３４信号にも応答する。表のＤ
項および第６ｅ図から判るように、シフト検出を
制御するI3ビツトは左シフトオペレーシヨン中
LSDマスクを発生し右シフト信号はOVFマスク
を発生する。しかしながらMASK３４を使用し
てどのデジツトを演算ユニツトに通すかを指示す
る代りに、ゲート１７００においてMASK３４
を使用してどのデジツトを加算器に通さないかを
指示する。即ち、左シフトオペレーシヨン中第１
デジツト（LSDマスク）を加算器へ通さず自動的
にそのデジツトをゼロとする。同様に、右シフト
中このマスク論理を使用して最上位デジツトもゼ
ロとされる。 ゲート１７０１はROM３０からの命令語によ
り定数を含まない算術演算が指示される場合、レ
ジスタＢの内容を加算器のＢ入力へ入力するため
に設けられている。こうして、ゲート１７０１は
Ａ±Ｂ型の算術演算オペレーシヨンをデコードす
る。インバータ１７０３はI5ビツトが論理「１」
である減算中レジスタＢからの出力をまず反転
するために使用される。 ゲート１７０２は定数を含む算術演算オペレー
シヨン中Ｍ４が論理「０」のとき命令語のI6−I8
ビツトからの直列化された定数を直列化回路４７
を介してロードしたり、キーボードラツチからの
定数を直列化回路４６を介してロードするために
使用される。こうして、ゲート１７０２はＡ＋Ｋ
型の算術演算オペレーシヨンをデコードする。 演算ユニツト 演算ユニツト４０は第１８図に示されている。
演算ユニツト４０は入力Ａ，Ｂを有する直列演算
ユニツトであり、３１／２ビツトの遅延を有してい る。ゲート１８０２，１８０６はレシオレス全加
算器であり、直列配置の交差結合されたMOS型
排他的ORゲートを使用している。ゲート１８０
２は半ビツト遅延で３入力（即ち、Ａ，Ｂおよび
CARRY）の和を出力する。CARRYビツトはゲ
ート１８０３に設けられた１つあるいは３つのソ
ースから来ることができる。１つのソースは、減
算オペレーシヨン中にマスクの初めにCARRYを
挿入するのに使用されるゲート１８１２が発生す
るCIEである。このとき演算ユニツト４０で行な
われる２の補数減算に従つてCARRYビツトが必
要である。NANDゲート１８１２はマスク発生器
（第１１図）により異なる量だけ遅延された
MASK34およびMASK04信号を有しており、先
縁検出器である。ゲート１８１２へ行くタイミン
グ信号９３４は次の命令サイクルへのCARRY信
号を阻止するために使用されている。ゲート１８
１３はI5および0ビツトに応答し、Ａ−Ｂオペレ
ーシヨン中にSUBTRACT信号を発生するために
使用されている。CARRYを作る第２の方法は、
１ビツト遅延した前のCARRYとＡ，Ｂ加算器入
力とを入力とするゲート１８１１が発生する16進
CARRY（HC）である。ゲート１８１１の発生
するCARRYはまた、命令サイクルの最終端にお
いてゲート１８００により９３４に阻止され、次
の命令サイクルの初めに桁上げされるのを防ぐ。
CARRYを作る最後の方法は、２進化10進
（BCD）修正によるものである。結果をBCD修正
しなければならない場合それは加算オペレーシヨ
ンであり、CARRYは減算オペレーシヨンのBCD
修正中に強制される。ゲート１８１０は加算器１
８０２から出力される各デジツトをサンプリング
してBCD修正が必要であるか否かを決める。こ
れは加算器１８０２の出力に接続されたシフトレ
ジスタ１８０１が出力するCX，BX，SUM出力
をサンプリングして行なわれる。SUM，CXおよ
びBXは、出力された結果が10進「９」より大き
いか否かを決める。命令語のI5ビツトはまたゲー
ト１８１０にも送られ、減算あるいは加算のため
に修正を行なうべきか否かを決める。加算が指示
されると修正条件は16進CARRY
（HC）あるいは９より大きい和である。減算が指
示される場合I5は２進「１」であり、CARRYの
発生条件は16進CARRY（）の欠除である。
を発生するゲート１８０９はゲート
１８１０からの出力、ゲート１２０８からの
BCD信号、マスク信号およびタイミング信号に
応答し、修正信号を送出すべきか否かを決める。
ゲート１８０３は、常に16進で作動されるオーバ
フローおよび小数点デジツト中BCD修正を禁止
するタイミング信号を供給する。 ゲート１８０７はBCD修正が第２加算器１８
０６で行なわれるときプラス６あるいは10修正因
子を供給する。加算オペレーシヨンが指示されて
いるとき（I5は２進「０」）、６が加算される。し
かしながら、I5が２進「１」で減算オペレーシヨ
ンが指示されると、プラス10が加算器１８０６に
加えられる。加算器１８０６はシフトレジスタ１
８０１の出力と、ゲート１８０７で発生するプラ
ス６あるいは10と、ゲート１８０８で発生する前
のキヤリーとに応答する。 命令語レジスタ制御回路および分岐論理回路 命令語レジスタ制御回路および分岐論理回路を
第１９図、第２０図および第２１図に示す。ゲー
ト２０００で形成された分岐ラツチ３６は、１命
令サイクルに対し該ラツチをセツトするための
NORゲート２０２０で受取られたデコーダ
BRANCHあるいはCALL命令に応答する。分岐
ラツチ３６の出力BL，は、ROM３０から出力
される次の命令語がアドレス語であつて命令とし
てではなくアドレスとしてデコードされるべきこ
とを指示する。 プログラムカウンタ３１の制御に使用され第８
ａ図および第８ｂ図に関連して前に検討した信号
RTPC、INCPC、HOLD、SRTPC、KTPCはそ
れぞれゲート１９００−１９０４で発生される。
(1)指示条件が満された場合、あるいは、(2)無条件
分岐である場合、信号RTPCを発生する
BRANCH命令時点について考慮すると、ゲート
２００１はBRANCH命令群（CALL、
RETURN、DONE命令および共に論理「１」で
ある命令語のR0，R1ビツトを含む）をデコード
する。分岐オペレーシヨンが指示されていると
き、ゲート２００１は１組の条件コードラツチ２
００２−２００７に命令語のR8およびR2−R6ビ
ツトをロードさせる。ラツチ２００２には状態ビ
ツトR8がロードされ、ラツチ２００３−２００
７にはどの条件をテストすべきかあるいは無条件
に分岐すべきことを指示する５ビツトがロードさ
れる（表のＡ項参照）。ラツチ２００３−２０
０７にロードされる５ビツト条件コード
（COND）は、表のＡ項に従つた可能なフラツ
グあるいはラツチのいずれを例えばラツチ２００
２へロードされる状態ビツトと比較すべきかを決
めるために使用される。複合ゲート２１００は、
(1)フラツグ３８あるいはラツチ３７，３９または
２６００をデコードするか、あるいは、(2)状態比
較ゲート１９０５に無条件BRANCHあるいは
CALLが指示されている場合フラツグもラツチも
デコードしない。排他的ORとして機能するゲー
ト１９０５では、ラツチ２００２の状態ビツトの
内容は複合ゲート２１００の出力と比較されて信
号SESを発生し、無条件BRANCHあるいは
CALLがデコードされているかあるいは条件付
BRANCHがデコードされていて状態ビツトR8の
状態が指示されたラツチまたはフラツグの状態と
マツチする場合に論理「１」である。こうして、
およびが共に前記条件が生じたことを指
示するとき、ゲート１９００がRTPCを発生す
る。逆に、前記条件が生ぜずRETURNあるいは
DONE命令がデコードされていないとき、ゲート
１９０１はINCPCを発生する。 フラツグおよびラツチ キヤリーラツチ３７は、演算ユニツト４０から
の16進CARRY（）およびNORゲート２１０
２の出力に応答するゲート２１０１により提供さ
れる。NORゲート２１０２はしばしばインバー
タ２１０３により反転されるマスク信号
MASK34およびMASK03に応答する。NORゲー
ト２１０３は後縁検出回路として構成されてお
り、算術演算オペレーシヨン中マスクの外側に16
進CARRYが指示される毎にキヤリーラツチ３７
がセツトされる。 リブエントリー（LE）、ペンデイング
（PEND）、ストア（STO）、オーバフロー
（LOCK）、小数点（DPT）、エントリー（EN）フ
ラツグがラツチ２２００−２２０５に記憶され
る。これらのフラツグラツチ３８はラツチをセツ
トあるいはリセツトするI5ビツトおよびゲート１
０００，１００１，１００４，１００２，１００
３，１００７がそれぞれ発生するフラツグラツチ
作動可信号により作動可にされる。演算フラツグ
３８はラツチ２３００，２３０１に記憶され、ラ
ツチ２３００，２３０１はフラツグラツチ作動可
信号Ｆ５，Ｆ６に応答して(1)ゲート１００５にお
ける「＋オペレーシヨンリセツト」フラツグのデ
コーデイングに応答した両ラツチ２３００，２３
０１のリセツトおよび(2)NANDゲート１００６に
おける「×オペレーシヨンリセツト」フラツグの
デコーデイングに応じたラツチ２３００のリセツ
トを行なう。さらに、ラツチ２３００および２３
０１はNANDゲート１００８からのデコードされ
た「ロードオペレーシヨン」フラツグに応答し
て、キーラツチ２６０３および２６０４からの
KL4およびKL8ビツトをラツチ２３００および２
３０１へロードする。 その内容をBRANCH命令の条件付けに使用で
きる第１ラツチ２６００がデバウンスおよび
PUC（パワーアツプクリア）論理回路４４に設
けられている。第１ラツチ２６００の一機能につ
いてデバウンスおよびPUC論理回路４４に関連
して順次説明する。 命令語レジスタ 命令語レジスタ３３は一連の９個のラツチ２０
０８−２０１７からなつている。これらのラツチ
は、(1)分岐ラツチ２０００がセツトされて命令語
がアドレスであることを指示しているか、あるい
は、(2)NORゲート２００１が論理「１」で
BRANCH、CALL、DONEまたはRETURN命令
が出力されていることを指示している場合以外
は、時間９１４にNORゲート２０１８が発生す
る使用可信号により使用可とされている。前記し
たように、命令語レジスタ３３にはBRANCH命
令もBRANCH ADDRESS命令もロードされず、
従つて命令語レジスタ３３に含まれるアドレスに
応答するデコーダはこのような命令で使用禁止さ
れる必要はない。 ラツチ２００８−２０１７は各ラツチ内の
NORゲートよびインバータの位相φ３およびφ
４プリチヤージサイクルでそこに記憶された命令
語を再循環し、ゲート２０１８の制御下で新しい
命令語がロードされない限り各ラツチはインバー
タ２０１９から受取るタイム信号９１４で自動的
に０とされる。こうして、BRANCH、CALL、
DONEまたはRETURN命令あるいはBRANCH
ADDRESS命令がデコードされていると、命令語
レジスタ３３には命令語として自動的に
000000000がロードされ、NO−OP（ノーオペレ
ーシヨン）命令として処理される。 NORゲート２０１８、分岐ラツチ２０００お
よびNANDゲート９０２，９０３は、協働して命
令語デコーダ論理手段を提供し、各出力命令語の
少なくとも一部に応答して使用可信号を発生し、
命令語レジスタ３３に出力命令語がロードされる
か否かを制御する。出力命令語をデコードするた
めに使用されるデコーダは、ROM３０からの直
接命令語に応答するか、あるいは、命令語デコー
ダ論理回路に関連して先に説明したようにレジス
タ３３内の命令語に応答する。 キーボードでプログラムされる論理回路アレイ、
キーボードラツチおよび挿入論理回路 キーボードストローブ４２は、チツプのクロツ
ク発生器によりチツプ上に発生する状態タイム
STA−STFにおいてキーボード２をストローブ
する（第２図参照）。これら状態タイム信号の周
期は第４ａ，４ｂ図に関して先に説明した。キー
が押下されるとどのキーが押下されたかにより、
状態タイム信号STA−STFは４本のＫ線K1−K4
の１本に伝達される。チツプ１０へのＫ線入力
（第２図）は一対のインバータ２４００，２４０
１（第２４図）によりバツフアされ、順次キーボ
ードでプログラムされる論理回路アレイ
（PLA）４１（第２５図）へ印加される。第２５
図を参照すると、PLA４１はインバータ２４０
０，２４０１からのバツフアされたキーボード出
力およびクロツク発生器からの状態タイムSTA
−STFに応答して、どのキーが押下されている
かをデコードする。PLA４１はまた、キーが押
下されていることを指示するキーレデイ
（KYRD）信号をゲート２５００を介して出力す
る。PLA４１はどのキーが押下されているかを
指示する５ビツトコードを線KLI１，KLI２，
KLI４，KLI８およびKLI１６上へ出力する。表
はそこに挙げたキー押下に応答してPLA４１
が出力する種々の５ビツトコードを示している。
左から右へ読み取る５ビツトキーコードはラツチ
２６０５から２６０１へ記憶される。もちろん、
選択される特定の５ビツトコードおよびチツプが
行なう算術演算機能は設計上の選択条件である。 PLA４１から出力される５ビツトコードは５
個のラツチ２６０１−２６０５で形成されるキー
メモリラツチ３９へ伝達される。KYRD信号は
NANDゲート２６０７の入力であり、時間８０３
においてKEYINと呼ばれる信号を出力すること
ができる。KEYIN信号はゲート１９０４へ印加
され、KTPC信号が発生されるとキーラツチ３９
の内容をプログラムカウンタ３１へ強制的に入力
する。KYRD信号を受取るとキーラツチ２６０１
−２６０５はPLA４１からロードされ、第８ａ
図および第８ｂ図に関連して前に説明したように
その内容はプログラムカウンタ３１へロードされ
る。 第８ａ図および第８ｂ図に関して説明したよう
に、キーラツチがプログラムカウンタアドレスを
供給するために使用されているとき、５個のキー
ラツチ２６０１−２６０５はプログラムカウンタ
３１内の選択されたビツト位置へロードされる。
キーラツチ２６０１−２６０５内の５ビツトコー
ドがKLI16ラツチ２６０５内に０を有する場合、
プログラムカウンタアドレスは５個のキーラツチ
２６０１−２６０５全てから直接取り出される。
しかしながら、KLI16ラツチに論理「１」がロー
ドされる（数字キーあるいは小数点キーの押下を
指示している）と、ゲート２７００−２７０３の
作動によりそのラツチ即ちラツチ２６０５の内容
のみがプログラムカウンタへロードされ、キーラ
ツチ２６０１−２６０４とプログラムカウンタ３
１間の並列データパスを作動不可とする。計算器
のこの特徴により数字がROM３０内の単一位置
へ分岐してレジスタＡへ入力され、そこでキーラ
ツチの内容を直接レジスタＡへロードする命令に
遭遇する。キーラツチの内容をレジスタＡへ転送
するのに使用される命令は表のＧ項に示されて
いる。 デバウンス論理回路 キーレデイ信号KYRDを受取ると、キーレデイ
ラツチ２６０８がセツトされ、ゲート２６０７，
２６０９は他のキーレデイ信号の受取りを禁止さ
れる。キーレデイラツチ２６０８がリセツトされ
るまで、キーレデイラツチ２６０８はキーラツチ
２６０１−２６０５（およびプログラムカウンタ
３１）のローデイングを禁止する。キーレデイラ
ツチ２６０８はデバウンスラツチ２６０６からの
によりリセツトされ、デバウンスラツチ２
６０６は、(1)キーラツチ２６０１−２６０５の現
行内容がプログラムカウンタ３１を増分した命令
の組の終りのDONE命令がデコードされておりか
つ(2)状態タイムSTA−STGからなる次の周期中
キーボードがKYRD信号に遭遇しない場合にの
み、キーレデイラツチ２６０８をリセツトする。
これらの２つの条件が満されればデバウンスラツ
チ２６０６によりキーレデイラツチ２６０８はリ
セツトされ、続いてゲート２６０７，２６０９が
もう１つのキーレデイ信号を受取つてキーラツチ
２６０１−２６０５およびプログラムカウンタ３
１をロードする。 デバウンスラツチ２６０６は押下キーの指示す
る計算器オペレーシヨンを行なう一組の命令の終
りに位置するDONE命令のデコーデイングに応答
するが、デバウンス論理のオペレーシヨンの成否
はデバウンスラツチ２６０６が応答する命令の組
の最終端の命令には依存しない。しかしながら、
デバウンスラツチ２６０６が応答する命令は命令
の組の端部が好ましく、本実施例においてそれは
終端となつている。 第１ラツチ２６００はROM３０にロードされ
る第１ラツチ条件BRANCH命令と共に使用され
て、最初に「クリア」キー（Ｃ）が押下されると
きのみソフトウエアパワアツプクリア命令の組に
メモリレジスタＭの内容をゼロとさせる。第１ラ
ツチ２６００はデバウンスラツチ２６０６が最初
にキーレデイラツチ２６０８をリセツトするとき
にセツトされる。本計算器は好ましくは1976年６
月14日提出の米国特許出願第695886号に示された
タイプのパワーラツチを使用しているため、「ク
リア」キーは計算器が付勢されるときに最初に押
下される。こうして、「クリア」キー（Ｃ）と
「オン」キー（ON）とは同じキーであり、パワア
ツプクリア命令の組が第１ラツチ２６００の状態
の分岐条件を適当に使用するならば、「クリア」
キーの最初の押下のみがレジスタＭの内容を０と
する。 パワアツプクリア信号PUCは計算器が最初に
付勢されるときクロツク発生器５１により発生さ
れ、クロツク発生器５１の発生するクロツク位相
が適当な電圧に達するまで継続する。 デイスプレイ論理回路 デイスプレイ論理回路５２を第２８図に示す。
NANDゲート２８００はレジスタＡの出力と
LOCKフラツグラツチ２２０３の内容に応答す
る。LOCKフラツグラツチ２２０３はオーバフロ
ー条件を指示するフラツグを記憶し、NANDゲー
ト２８００によりLOCKフラツグの指示するエラ
ー条件が自動的にデイスプレイに発生する。本デ
イスプレイシステムは米国特許出願第565489号の
セグメント走査法を使用しており、状態タイム
STA−STGおよびSTPにおいてデイスプレイの
セグメントが順次付勢されデジツト線がコード化
される。このコーデイング機能は、真および偽論
理でシフトレジスタ２８０２により直列から並列
へ変換された後のNANDゲート２８００からの出
力に応答するデジツトデコーダ２８０１により行
なわれる。デコーダ２８０１はまた、状態タイム
STA−STG、STPおよびゲート２８０３の発生
する作動可信号に応答する。デコーダ２８０１か
らの８個の出力SP0−SP7は段２９００−２９０
７を有する８段出力レジスタへ供給される。出力
レジスタ２９００−２９０７は、デジツト線Ｄ１
−Ｄ８（第２図および第５ｂ図）を駆動する出力
バツフア２９００Ａ−２９０７Ａを含んでいる。 加算器 第３０図を参照すると、本発明に従つた加算器
回路はＡ入力端子１１０、Ｂ入力端子１１１およ
びキヤリー（Ｃ）入力端子１１２を有している。
入力１１０，１１１はトランジスタ１１３，１１
４のソース−ドレインパスを介して中間ノード１
１５へ接続されている。また、Ａ入力１１０はト
ランジスタ１１４のゲートへ、Ｂ入力１１１はト
ランジスタ１１３のゲートへそれぞれ交差接続さ
れている。中間ノード１１５はドレインが−ＶDD
給電線１１７（通常約−9V）に接続され、ゲー
トがプリチヤージクロツクφPCソースに接続され
たトランジスタ１１６によりプリチヤージされ
る。中間ノード１１５およびキヤリー入力端子１
１２は他の同様な回路に接続されている。こうし
てノード１１５と端子１１２は一対のトランジス
タ１２０，１２１のソース−ドレンパスを介して
出力ノード１２２へ接続されている。ノード１１
５はトランジスタ１２１のゲートおよびトランジ
スタ１２０のゲート端子１１２へ交差接続されて
いる。出力ノード１２２はゲートにφPCクロツク
が供給されるトランジスタ１２３により−ＶDDで
プリチヤージされる。 第３０図の回路のオペレーシヨンには、第３１
図の真理値表が適用される。トランジスタがＰチ
ヤネルであれば−ＶDDは論理「０」であり、ＶSS
即ち接地は論理「１」である。Ａ，Ｂ入力１１
０，１１１が−ＶDDであれば、両トランジスタ１
１３，１１４がゲート上の−ＶDDによりターンオ
ンされ、ノード１１５は−ＶDDのままである。ノ
ード１１５およびＣ入力１１２が共に−ＶDDであ
るため、トランジスタ１２０，１２１はオンであ
り、出力ノード１２２は−ＶDDのままで０−０−
０入力条件の出力を満たす。しかしながら、Ａ入
力が「１」即ちＶSSで他が全て「０」であると、
トランジスタ１１３はオン、トランジスタ１１４
はオフに維持される。ノード１１５はトランジス
タ１１３を介して接地端子１１０へ放電される。
同様に、トランジスタ１２０はＣ入力１１２上の
−ＶDDによりターンオンされ、ノード１１５が放
電するときトランジスタ１２１はカツトオフされ
る。こうして、出力ノード１２２はトランジスタ
１２０，１１３を介して接地入力端子Ａへ放電
し、１−０−１入力に対する出力を満たす。Ｂ入
力１１１が接地電位にある０−１−０入力にも同
じ条件が存在する。ノード１１５はトランジスタ
１１４を介して接地へ放電し出力ノード１２２は
トランジスタ１２０，１１４を介して放電する。
Ｃ入力が「１」でＡ，Ｂが「０」のとき、ノード
１１５は−ＶDDでトランジスタ１２１をオンに保
持し、出力ノード１２２は接地されたＣ端子へ放
電する。Ａ，Ｂ入力が「１」でＣが「０」である
と、両トランジスタ１１３，１１４がオフに保持
されてそのゲートはＶSSであり、プリチヤージさ
れたノード１１５は−ＶDDにチヤージされたまま
である。トランジスタ１２１はノード１１５によ
りオンに保持され、トランジスタ１２０はオフに
保持される。ノード１２２はＶSSである入力Ｃへ
放電され、出力は「１」となる。入力Ａが「１」
でＢが「０」でＣが「１」であると、中間ノード
１１５はＡ端子へ放電して回路の第２の半分へ
「１」を供給し、トランジスタ１２０，１２１は
両ゲート共接地されて「０」出力を出しているた
め出力ノード１２２はトランジスタ１２０，１２
１を介して放電しない。同様に、Ａが「０」でＢ
が「１」でＣが「１」であると、出力ノード１２
２は再びトランジスタ１２０，１２１を介した放
電を停止し、「０」出力となる。最後の条件即ち
Ａ，Ｂ，Ｃが全て「１」であると、中間ノード１
１５はトランジスタ１１３あるいは１１４を介し
て放電しないため「０」となり、トランジスタ１
２１がターンオンされて出力ノード１２２は接地
（トランジスタ１２１を介して入力Ｃ）へ放電
し、「１」入力を供給する。こうして、全加算器
の論理条件が満される。 第３０図の回路は細長装置であるトランジスタ
１１６を有し、チヤネル幅（Ｗ）と長さ（Ｌ）の
比はトランジスタ１１３，１１４に比べはるかに
小さい。これは、Ａ＝「１」、Ｂ＝「０」（あるいは
Ｂ＝「１」、Ａ＝「０」）の条件で中間ノード１１５
が回路の第２の半分へＶt以下の論理レベルを放
電供給しなければならないとき、トランジスタ１
１６，１１３が電圧分割器として動作してノード
１１５に偽論理レベル即ち高レベル電圧を生じな
いために必要である。ノード１１５の電圧が高す
ぎると、トランジスタ１２１はターンオンされ、
出力ノード１２２は放電して擬似「０」入力を生
ずる。この理由のため、トランジスタ１１６の
Ｗ／Ｌ比は小さくされ、その電圧降下は駆動トラ
ンジスタ１１３，１１４に比べ大きくなる。実際
には、ノード１１５は全論理レベルまで充電する
必要はなくてＶtを幾分越えているだけでよく、
トランジスタ１１６はノード１１５が完全にプリ
チヤージしない程小さくすることができる。 放電パスを設ける必要があるため、入力Ａ，
Ｂ，Ｃはダイナミツクではなくスタテツクでなけ
ればならない。また、加算器入力が次のレベルを
セツトアツプする間出力は出力レベルを保持する
ようゲートできる。これらの機能を有する回路を
第３２図に示す。スタテツクな入力はデイプリー
シヨン型負荷トランジスタ１２５と駆動トランジ
スタ１２６を有するインバータによつて提供さ
れ、接地パスは入力，あるいはが存在する
限り駆動トランジスタを介して存在し続ける。
個々のＶDD接続を有する代りにプリチヤージトラ
ンジスタ１１６，１２３のゲートはこれらトラン
ジスタのドレーンおよびφPソース１１８へ接続
されている。出力ノード１２２はトランジスタ１
２７を介して入力線１２８へ接続されており、ト
ランジスタ１２７のゲートには出力クロツクφ０
が印加されている。プリチヤージクロツクφPと
出力クロツクφOのタイミングを第３３図に示
す。線１２８上の出力は、φPが接地される少し
後からφPが再び負になり始めるまでの間は、た
とえ入力Ａ，Ｂ，Ｃが変化しても有効である。必
要なら、キヤリー出力を発生する別個の回路が使
用される。 本発明を特定の実施例について説明したが、当
業者にはおのずから種々の修正が示唆されるであ
ろう。例えば、データ語や命令語のビツト数、公
称クロツク周波数、論理値、および開示した計算
器のその他の詳細は装置設計に依存することは明
白である。従つて、本発明は開示した特定の実施
例に限定されるものではない。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
第１図は本発明を具体化できる手持型ポータブ
ル電子計算器の斜視図、第２図は本発明を具体化
した単一チツプ計算器システムの機能図、第３図
は本発明を具体化した単一チツプ計算器システム
の機能ブロツク図、第４ａ図および第４ｂ図は代
表的な形式で示した計算器システムのクロツク発
生器が発生するタイミング信号、第５ａ図および
第５ｂ図は計算器システムのデータメモリレジス
タに記憶されるデータ語の形式とROM内の命令
語に使用されるマスクコードおよびこれら種々の
マスクとデータ語との関係、第６ａ図から第６ｈ
図は表に挙げた種々の命令語の形式、第７ａ図
および第７ｂ図はセグメント区分されたデイスプ
レイおよび計算器システムとの相互接続方法、第
８ａ図および第８ｂ図はシステムのプログラムカ
ウンタの論理回路図、第９図は命令語デコーダ論
理のRETURN，DONE，CALLおよび命令の分
岐群をデコードする部分の論理回路図、第１０図
は命令語デコーダ論理のフラツグ命令をデコード
する部分の論理回路図、第１１図は命令語デコー
ダ論理のマスク発生器部分の論理回路図、第１２
図は命令語デコーダ論理の大部分のレジスタオペ
レーシヨン命令およびいくつかの算術演算命令の
デコーデイングに使用される部分の論理回路図、
第１３図はレジスタＡ−ＤとＭ、レジスタ入力制
御論理回路、演算ユニツト、および演算ユニツト
入力制御回路の詳細ブロツク図、第１４図は計算
器のデータメモリに使用されるレジスタの論理回
路図、第１５図はレジスタ入力論理の論理回路
図、第１６図は演算ユニツトのＡ入力制御回路の
論理回路図、第１７図は演算ユニツトのＢ入力制
御回路の論理回路図、第１８図は演算ユニツトの
論理回路図、第１９図はプログラムカウンタの制
御信号を発生する命令語レジスタ制御回路の論理
回路図、第２０図は計算器の分岐論理、条件コー
ドラツチ、分岐ラツチ、コールラツチおよび命令
語レジスタ部分の論理回路図、第２１図はキヤリ
ーラツチおよび計算器の分岐論理部分の論理回路
図、第２２図および第２３図は計算器のフラツグ
ラツチの論理回路図、第２４図はキーボードバツ
フアの論理回路図、第２５図はキーボードでプロ
グラムされる論理アレイの論理回路図、第２６図
はキーボードラツチおよびデバウンス論理の論理
回路図、第２７図は（キーボードラツチからプロ
グラムカウンタへの挿入）論理の論理回路図、第
２８図および第２９図は計算器のデイスプレイシ
ステムの論理回路図、第３０図は本発明の一部分
に従つた加算器の回路図、第３１図は第３０図の
加算器回路の真理値表、第３２図は第３０図の加
算器回路のより完全な回路図、第３３図は第２２
図に生ずる信号の電圧対時間のグラフ表現であ
る。
ル電子計算器の斜視図、第２図は本発明を具体化
した単一チツプ計算器システムの機能図、第３図
は本発明を具体化した単一チツプ計算器システム
の機能ブロツク図、第４ａ図および第４ｂ図は代
表的な形式で示した計算器システムのクロツク発
生器が発生するタイミング信号、第５ａ図および
第５ｂ図は計算器システムのデータメモリレジス
タに記憶されるデータ語の形式とROM内の命令
語に使用されるマスクコードおよびこれら種々の
マスクとデータ語との関係、第６ａ図から第６ｈ
図は表に挙げた種々の命令語の形式、第７ａ図
および第７ｂ図はセグメント区分されたデイスプ
レイおよび計算器システムとの相互接続方法、第
８ａ図および第８ｂ図はシステムのプログラムカ
ウンタの論理回路図、第９図は命令語デコーダ論
理のRETURN，DONE，CALLおよび命令の分
岐群をデコードする部分の論理回路図、第１０図
は命令語デコーダ論理のフラツグ命令をデコード
する部分の論理回路図、第１１図は命令語デコー
ダ論理のマスク発生器部分の論理回路図、第１２
図は命令語デコーダ論理の大部分のレジスタオペ
レーシヨン命令およびいくつかの算術演算命令の
デコーデイングに使用される部分の論理回路図、
第１３図はレジスタＡ−ＤとＭ、レジスタ入力制
御論理回路、演算ユニツト、および演算ユニツト
入力制御回路の詳細ブロツク図、第１４図は計算
器のデータメモリに使用されるレジスタの論理回
路図、第１５図はレジスタ入力論理の論理回路
図、第１６図は演算ユニツトのＡ入力制御回路の
論理回路図、第１７図は演算ユニツトのＢ入力制
御回路の論理回路図、第１８図は演算ユニツトの
論理回路図、第１９図はプログラムカウンタの制
御信号を発生する命令語レジスタ制御回路の論理
回路図、第２０図は計算器の分岐論理、条件コー
ドラツチ、分岐ラツチ、コールラツチおよび命令
語レジスタ部分の論理回路図、第２１図はキヤリ
ーラツチおよび計算器の分岐論理部分の論理回路
図、第２２図および第２３図は計算器のフラツグ
ラツチの論理回路図、第２４図はキーボードバツ
フアの論理回路図、第２５図はキーボードでプロ
グラムされる論理アレイの論理回路図、第２６図
はキーボードラツチおよびデバウンス論理の論理
回路図、第２７図は（キーボードラツチからプロ
グラムカウンタへの挿入）論理の論理回路図、第
２８図および第２９図は計算器のデイスプレイシ
ステムの論理回路図、第３０図は本発明の一部分
に従つた加算器の回路図、第３１図は第３０図の
加算器回路の真理値表、第３２図は第３０図の加
算器回路のより完全な回路図、第３３図は第２２
図に生ずる信号の電圧対時間のグラフ表現であ
る。
Claims (1)
- 【特許請求の範囲】 １ (a) 複数の命令語を引続くメモリ位置に記憶
し、前記複数の命令語は分岐アドレス命令語を
直後に従えた分岐命令語を少なくとも１つ有し
ており、前記分岐アドレス命令語は前記メモリ
位置の１つのみを指示し、更に特定の命令語を
該特定の命令語の前記メモリ位置を示すメモリ
アドレスの受取時に出力するようになされた命
令メモリ、 (b) 前記命令メモリの特定のメモリ位置のみを指
示するメモリアドレスを記憶し、該メモリアド
レスを前記命令メモリに供給する手段を有して
いるプログラムカウンタ、 (c) 前記命令メモリから出力された命令語に応答
して、該命令語をデコードし、更に該命令語の
１つが(イ)無条件分岐命令語である場合または(ロ)
条件付分岐命令語であつてその条件が満されて
いる場合にこれを検出する分岐命令検出手段を
有している命令デコーダ論理手段、および (d) 前記プログラムカウンタを、前記分岐命令検
出手段による分岐命令語の検出に応答して、該
検出された分岐命令語が記憶されているメモリ
位置の直後のメモリ位置に記憶されている分岐
アドレス命令語によつて指示されるアドレスに
セツトする分岐論理手段 を備えている電子データ処理システム。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US75779176A | 1976-12-27 | 1976-12-27 | |
| US76699877A | 1977-02-09 | 1977-02-09 | |
| US05/767,086 US4100606A (en) | 1977-02-09 | 1977-02-09 | Key debounce system for electronic calculator or microprocessor |
| US05/767,084 US4112495A (en) | 1977-02-09 | 1977-02-09 | Electronic calculator or microprocessor having a selectively loadable instruction register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5383544A JPS5383544A (en) | 1978-07-24 |
| JPS6218938B2 true JPS6218938B2 (ja) | 1987-04-25 |
Family
ID=27505681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15873177A Granted JPS5383544A (en) | 1976-12-27 | 1977-12-27 | Electronic microprocessor |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS5383544A (ja) |
| DE (2) | DE2760415C2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024770A (ja) | 1973-07-05 | 1975-03-17 | ||
| US3919532A (en) | 1973-09-13 | 1975-11-11 | Texas Instruments Inc | Calculator system having an exchange data memory register |
| US3934233A (en) | 1973-09-24 | 1976-01-20 | Texas Instruments Incorporated | Read-only-memory for electronic calculator |
| US3988604A (en) | 1974-11-19 | 1976-10-26 | Raymond Jr Joseph H | Electronic calculator or digital processor chip having multiple function arithmetic unit output |
| US3931507A (en) | 1974-11-26 | 1976-01-06 | Texas Instruments Incorporated | Power-up clear in an electronic digital calculator |
| DE2516370C3 (de) * | 1975-04-15 | 1983-01-05 | Nixdorf Computer Ag, 4790 Paderborn | Verfahren und Schaltungsanordnung zur Ermittelung der Betätigung der Tasten eines Tastenfeldes |
-
1977
- 1977-12-27 JP JP15873177A patent/JPS5383544A/ja active Granted
- 1977-12-27 DE DE2760415A patent/DE2760415C2/de not_active Expired - Lifetime
- 1977-12-27 DE DE19772758160 patent/DE2758160A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE2760415C2 (ja) | 1991-10-17 |
| DE2758160A1 (de) | 1978-07-20 |
| JPS5383544A (en) | 1978-07-24 |
| DE2758160C2 (ja) | 1987-08-13 |
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