JPH0222412B2 - - Google Patents

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JPH0222412B2
JPH0222412B2 JP15590986A JP15590986A JPH0222412B2 JP H0222412 B2 JPH0222412 B2 JP H0222412B2 JP 15590986 A JP15590986 A JP 15590986A JP 15590986 A JP15590986 A JP 15590986A JP H0222412 B2 JPH0222412 B2 JP H0222412B2
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JP
Japan
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instruction
register
instruction word
output
gate
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JP15590986A
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JPS63113657A (ja
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Jei Iisurei Suchiibun
Roorensu Buranteingamu Jooji
Esu Dabusu Gurahamu
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS63113657A publication Critical patent/JPS63113657A/ja
Publication of JPH0222412B2 publication Critical patent/JPH0222412B2/ja
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Description

【発明の詳細な説明】
本発明はマイクロプロセツサ用分岐（ブラン
チ）デコーダシステム、より具体的には電子計算
器（カルキユレータ）用分岐デコーダシステムに
関するものである。本明細書では本発明の分岐デ
コーダシステムを使用した完全な電子計算器シス
テムを開示しており、開示した電子計算器は直列
式のワード（語）構成計算器であるが、本発明は
この種の計算器に限定されるものではなくマイク
ロプロセツサに広く適用することができる。 主要な電子機能が単一集積半導体チツプ上に集
積された電子計算器システムに関して、そのよう
なチツプのいくつかが米国特許第3919532号、第
3934233号、3931507号および第3988604号に示さ
れている。 これらの先行技術の概念により小型でパーソナ
ルサイズの計算器の大幅なコスト削減が可能とな
つた。これらの製品のコスト削減のために続けら
れている努力の中には、最小半導体チツプ領域を
使用して加算、減算、乗算、除算、二乗算、平方
算、パーセントおよびメモリのオペレーシヨンを
実行できる計算器の開発も含まれている。本明細
書で開示しているチツプは、上記タイプのオペレ
ーシヨンを実行できる手持型あるいは卓上型計算
器に使用でき、非常に小さい半導体チツプとして
作ることができる。 先行技術においては、全分岐アドレスが分岐命
令語の一部として組み入れられた米国特許第
3931507号に示されたような単一命令分岐オペレ
ーシヨンの使用が既に知られている。この場合、
命令語は分岐アドレスよりも長くなければなら
ず、後述する理由によりチツプシリコン領域の利
用は不経済となる。また、米国特許第3919532号
に示されたような相対的アドレツシング技術も知
られている。この場合には、分岐は１つの分岐命
令の実行によりROMの一部内でのみ行なうこと
ができる。さらに、米国特許第3988604号に示さ
れたようにROMをアドレスするのにプログラム
カウンタとページアドレスレジスタの両方を使用
することも知られており、プログラムカウンタ内
のアドレスは分岐命令により変えられROMペー
ジアドレスは別の命令により変えられる。しかし
ながら、この技術は分岐デコーダ論理を複雑にす
る。 命令語は命令語アドレスよりも２ビツト以上長
くなければならないので、分岐アドレスを分岐命
令内に置くことはマイクロプロセツサや計算器の
シリコン領域の使用を不経済にすることが判つ
た。例えば、９ビツト位置を有するプログラムカ
ウンタを使用し512個の命令語を記憶するROM
について考えると、命令を分岐命令として識別し
て例えば条件付分岐を出すには通常さらに２，３
ビツトを要するため、出力される命令語は10ある
いは11ビツトを有さなければならない。しかしな
がら、比較的簡単な計算器において、11あるいは
12ビツト命令語は可能な命令の組をデコードする
のに必要なものより長い。例えば、本明細書に開
示した計算器では、アドレスレジスタは９ビツト
長を有し、命令語は９ビツト長を有し、しかも命
令の全組がデコード可能である。また、米国特許
第3919532号もしくは第3988604号に示された分岐
システムは本明細書に開示したタイプの計算器に
使用できるが、これらの分岐システムは当業者に
は明らかなある欠点を有している。例えば、マイ
クロプロセツサの命令メモリのどこかへ長い分岐
を行なうことが複雑になる。さらに、これら先行
技術のシステムは条件付分岐を行なうことはでき
るが、テストされる条件は単一の予め選択された
ラツチの状態にすぎない。 従つて、本発明の一目的は、命令メモリ内のチ
ツプシリコン領域をより効率よく使用できる分岐
論理システムを提供することである。 本発明の他の目的は、複数個のラツチの中から
選択された１つのラツチの状態に基づいて条件付
分岐を行なうことのできる分岐論理システムを提
供することである。 本発明のさらに他の目的は、マイクロプロセツ
サまたは電子計算器用の各良された分岐論理シス
テムを提供することである。 本発明のさらに他の目的は、２サイクル分岐シ
ステムを持つ電子計算器を提供することである。 本発明の上記目的は以下に記載する本発明に従
つて達成される。 本発明の好適実施例においては、分岐論理シス
テムは電子計算器の一部として半導体チツプ上に
設けられている。分岐論理システムは、所与のタ
イミングサイクル中システムの命令メモリから出
力される分岐命令をデコードする分岐論理回路
と、所与のサイミングサイクルに直接続くタイミ
ングサイクル中命令メモリから出力される命令に
従つて命令メモリをアドレスするプログラムカウ
ンタの内容を変更する回路とを備えている。さら
に、好ましくは、分岐デコーダ論理回路が選択さ
れたフラツグラツチ状態によつて分岐の実行を条
件付ける分岐命令内の複数個のビツトに応答す
る。フラツグラツチは前記複数個のビツトのデコ
ーデイングに従つて選択される。さらに、好適実
施例においては、命令メモリから出力される命令
語内のビツト数は命令メモリのアドレスに使用さ
れるプログラムカウンタ内のビツト数に等しい。 本発明自体およびその好適使用モード、その目
的ならびに利点は、本発明の実施例についての添
付図面を参照した以下の詳細な説明から最もよく
理解されるだろう。 第１図には本発明の特徴を採用できるタイプの
ポータブル電子計算器が示されている。計算器１
はキーボード２とデイスプレイ３を有している。
一実施例では、デイスプレイは発光ダイオード、
蛍光管、液晶装置等のアレイもしくはその他の表
示手段による８デジツトまたはキヤラクタで構成
される。デイスプレイの各キヤラクタは従来のセ
グメント区分されたキヤラクタであり、１キヤラ
クタは７セグメントで、小数点表示用のもう１つ
のセグメントが各キヤラクタに設けられている。
キーボード２等の入力手段は１組の数字キー（０
―９）、小数点キー（・）、および複数個の機能キ
ー、例えば加算（＋）、減算（−）、除算（÷）、
乗算（×）、平方根（√ ）クリア（Ｃ）、自乗
（×2）キーを有している。さらに、メモリオペレ
ーシヨン（Ｍ）およびメモリリコール（MR）等
のメモリ機能も有し得る。 第２図には本発明を具体化した単一チツプ計算
器システムの機能的概略図が示されている。ここ
に示す単一チツプ１０は28ビンパツケージに配置
されている。もちろん、米国特許第3984816号に
あるように例えばデイスプレイを走査する線とキ
ーボードを走査する線とを結合してピン数を減ら
す技術も知られている。しかし、チツプ１０が取
付けられる基板の回路板の設計は、その上の回路
パターンがクロスオーバ点を有さなければ簡単化
できることが判つている。クロスオーバ点を必要
とする場合は、回路板または基板は二重規定配線
あるいは多段配線のジヤンパー線を設けなければ
ならず、いずれも回路板または基板の製作を複雑
にする。第２図から判るように、チツプ１０に28
ピンパツケージを使用することによつてそのよう
なクロスオーバ点の必要性が排除されている。キ
ーボード２は、例えば米国特許第3911234号に示
された方法で、そのようなクロスオーバ点を排除
して作ることができる。 第３図には本発明を具体化した単一チツプ計算
器システムの機能的ブロツク図がチツプ１０上の
種々の回路とともに示されている。種々の回路の
詳細な説明は第８図から２９図に関連して順次行
なうこととし、ここでは基本的なシステムの一般
的な機能説明を第３図に参照して行なう。第３図
において単線で示した接続は複数個の実際のハー
ドウエア相互接続を表わし、説明を用意かつ簡単
にするために単線は複数個の異なる機能を表わす
ものとする。例えばROM３０と命令語レジスタ
３３間の広幅線は、本発明の本実施例で使用され
る並列データパスを表わすために使用されてい
る。計算器のレジスタＡ―Ｄ、Ｍおよび演算ユニ
ツト４０は直列に動作するが、本計算器の多くの
特徴は並列あるいは直列データパスの一方の使用
に限定されるものではないことが注意されるべき
である。 本発明の計算器システムは命令語メモリ好まし
くは命令語ROM３０を有する。ROM３０はプ
ログラムカウンタ３１に記憶された９ビツトアド
レスPC0―PC8に応答し、それによつて９ビツト
命令語R0―R8を出し、該命令語は命令語デコー
ダ論理回路３４および命令語レジスタ３３へ供給
される。プログラムカウンタ３１は通常擬似任意
形式で増分してROM３０をアドレスする。
BRANCH（分岐）、CALL（コール）、RETURN
（リターン）、DONE命令に対応する命令語は命
令語レジスタ３３へロードされないことを除け
ば、命令語レジスタ３３へロードされる命令語I0
―I8はROM３０から出力される命令語R0―R8に
対応する。BRANCH，CALL，RETURN，
DONE命令を受取る代りに、命令語レジスタ制
御および分岐論理回路３５の作動によりNO―
OP（ノーオペレーシヨン）命令がそこへロードさ
れる。命令語デコーダ論理回路３４の
BRANCH，CALL，DONE，RETURN命令を
デコードする部分はROM３０からのR0―R8命令
後に応答し、他の部分は命令語レジスタ３３から
のI0―I8命令語に応答する。さらに、分岐位置の
アドレスに対応しBRANCHあるいはCALL命令
に続く命令語は、分岐ラツチ３６がセツトされて
いるときは命令語レジスタ３３へ入るのを禁止さ
れる。 BRANCH命令に続く分岐アドレス命令語は(1)
BRANCH命令が無条件BRANCH命令である場
合、あるいは、(2)BRANCH命令が条件付
BRANCH命令であつて条件が満たされている場
合、分岐アドレスとしてプログラムカウンタ３１
へロードされる。命令語レジスタ制御および分岐
論理回路３５は条件付BRANCH命令に遭遇する
と選択されたフラツグラツチ３８、キヤリーラツ
チ３７、「第１」ラツチ２６００（第２６図）、あ
るいは選択されたキーボードラツチ３９の組合せ
の状態をテストする。本明細書の最後の部分に示
した表のＡ項には種々のBRANCH命令が挙げ
られており、分岐が条件付けられる種々のフラツ
グおよびラツチを示している。命令語は９ビツト
を有するため、BRANCHあるいはCALLが実行
されるとき分岐アドレス命令はプログラムカウン
タ３１へ直接挿入される。 分岐ラツチ３６はBRANCHあるいはCALL命
令（表のＡおよびＢ項参照）のデコーデイング
によりセツトされて、分岐アドレスが命令語レジ
スタ３３へロードされたり命令語デコーダ論理回
路３４のR0―R8命令語に応答する部分によりデ
コードされるのを禁止するために使用される。次
の命令語がプログラムカウンタ３１へロードされ
る分岐アドレスとして利用される限り、CALL命
令は特殊のタイプの無条件BRANCH命令であ
る。しかしながら、通常プログラムカウンタ３１
が増分するはずのアドレスもサブルーチンレジス
タ３２の記憶される。RETURN命令に遭遇する
と、命令語レジスタ制御および分岐論理回路３５
の制御下でサブルーチンレジスタ３２の内容はプ
ログラムカウンタ３１へロードされる。DONE
命令は本計算器システムの重要な特徴であり、プ
ログラムカウンタ３１へ記憶されたアドレスの増
分を禁止する。さらに、DONE命令は命令語レ
ジスタ３３へロードされず、命令語レジスタ３３
の内容が自動的にゼロにされる。これはNO―
OP（ノーオペレーシヨン）命令である。５ビツト
コードを記憶するキーメモリ手段を提供するキー
ボードラツチ３９はキーボードプログラマブル論
理回路アレイ（キーボードPLA）４１からロー
ドされて、バツフア４３およびキーボード２を介
してキーボード感知ストローブ４２から供給され
る入力をデコードしキーボード２のキー押下をデ
コードする。キーボードラツチ３９はキーボード
２の最終押下キーを指示するコードを記憶する。 キーボードデバウンスおよび論理回路４４はキ
ーボード２の押下のハードウエアデバウンシング
のために設けられている。キーボードラツチ３９
の出力は命令語レジスタ制御および分岐論理回路
３５の制御下でプログラムカウンタ（PC）挿入
論理回路４５を介してプログラムカウンタ３１へ
挿入するか、あるいはKeyboard Latch To
Register Ａ（キーボードラツチからレジスタＡ
へ）命令（表のＧ項参照）がデコードされてい
る場合直列化回路４６を介して演算ユニツト４０
へ入力することができる。 命令語レジスタ３３へ記憶された命令語の一部
は直列化回路４７を介して演算ユニツト４０用の
Ｂ入力制御回路４８へロードされ、定数（表の
Ｃ項参照）を含む選択されたオペレーシヨンを行
なう。 データメモリは第５ａ図に示したフオーマツト
を有する10デジツトデータ語の記憶に使用される
シフトレジスタＡ―ＤおよびＭによつて提供され
る。レジスタＡおよびＢのみが（それぞれＡおよ
びＢ入力制御回路を介して）演算ユニツト４０へ
入力され、加算あるいは減算オペレーシヨンが行
なわれる。レジスタＣおよびレジスタＭのＡ入力
制御回路４９との相互接続はレジスタＡとのデー
タ交換のために使用され、この交換は演算ユニツ
ト４０を介して行なわれるがこのとき演算ユニツ
ト４０はデータの変更には使用されない。レジス
タ入力論理回路５０Ａ―５０Ｄおよび５０Ｍは再
循環パスおよび転送／交換パスを提供するために
使用される。入力論理回路５０Ａは、好ましく
は、演算ユニツト４０からの出力を受取り、その
ためレジスタＡが演算ユニツト４０へ直接供給さ
れる唯一のレジスタである。こうして、好適実施
例の計算機においては、レジスタＡおよびＢの内
容のみが直接演算ユニツト４０へ供給されて算術
演算オペレーシヨンを行ない、このような算術演
算オペレーシヨンの結果のみが直接レジスタＡへ
戻される。他のレジスタＣ，Ｄ，Ｍの内容はレジ
スタＡあるいはＢの内容がレジスタＡあるいはＢ
へ挿入されるときに演算され得る。レジスタＣの
内容はレジスタＡへ挿入することができる。ある
いは、レジスタＡの内容がレジスタＣへ挿入でき
る。あるいは、レジスタＡとＣの内容は交換でき
る。同様に、レジスタＢの内容はレジスタＣまた
はＤへ挿入するか、あるいはこれらのレジスタの
いずれかと交換できる。また、レジスタＭの内容
はレジスタＡへ挿入するか、あるいはそれと交換
できる。種々のレジスタＡ―ＤおよびＭを演算ユ
ニツトへどのように入力するかあるいはそれらの
間でデータ転送をどのように操作するかに関する
これらの制約は算術演算オペレーシヨンを行なう
のに必要な命令数は増加する傾向にあるが、(1)種
種のレジスタおよび演算ユニツト間のハードウエ
ア相互接続を制限すること、および(2)デコードす
べき異なるタイプの命令の数をROM３０内に付
加的命令を供給するために使用される付加的チツ
プシリコン領域を償う以上に制限することによつ
てチツプシリコン領域が節約されることが判つ
た。これらの付加的命令は、例えば、レジスタＤ
の内容が演算ユニツト内で処理される前にまずレ
ジスタＤの内容を挿入あるいはレジスタＢの内容
と交換して算術演算命令の前に付加的レジスタ命
令を追加する場合に生ずる。しかし、主に簡単な
算術機能を実行する計算器では、この方法により
計算器チツプに必要なシリコン領域が節約され
る。 レジスタＡの内容はデイスプレイ論理回路５２
を介してデイスプレイ３へ出力される。デイスプ
レイ論理回路５２はレジスタＡの内容をデコード
してデイスプレイ３の適当なセグメントを付勢す
る。 システムタイミング 次に第４ａ図および第４ｂ図を参照すると、チ
ツプ１０上のクロツク発生器５１によつて発生さ
れるタイミング信号の代表的な形が示されてい
る。クロツク発生器の発振器は150KHzから333K
Hzの周波数範囲を有し、公称周波数は200KHzで
ある。第４ａ図に示したように、２つの主クロツ
ク位相（φ1およびφ2）と２つのプリチヤージク
ロツク位相（φ3およびφ4）とがある。位相φ3は
位相φ1の初めの半位相中「低」となりプリチヤ
ージとして働く。位相φ4は位相φ2の初めの半位
相中「低」となりプリチヤージとして働く。各ビ
ツトタイムBT０―BT３はφ1＋φ2に等しい周期
を有するが、これは計算器内のデータの１ビツト
をクロツクする時間に等しい。BT０からBT３
の４ビツトタイムは（４ビツトの）データの１デ
ジツトをクロツクするのに必要な時間を有し、デ
ジツトタイムを構成する。各デジツトタイムDT
０―DT９は計算器の１デジツトを（２進化10進
あるいは16進で）クロツクする時間間隔を供給す
るので、DT０からDT９の10デジツトタイム間
隔がデータ語内の全10デシツトをクロツクする時
間を供給する。早期デジツトタイムDT０Ｅ―
DT９ＥはデジツトタイムDT０―DT９に対応す
るが、２ビツト時間早く発生する。10デジツトタ
イム（DT０からDT９）は公称クロツク周波数
200KHzで640μs周期を有する命令サイクルを構成
する。デイスプレイ内のセグメントＡ―Ｇおよび
Ｐが表示動作中に生ずる状態タイムＡ―Ｇおよび
Ｐ中に繰返し作動可とされる限り、引き続く命令
サイクルはＡ―ＧおよびＰと付された状態タイム
（STA―STGおよびSTP）である。ベータタイ
ムβ０―β３はビツトタイムBT０―BT３に対
応するが、反転されていてかつφ3プリチヤージ
クロツクサイクルの周期だけ短縮されている。 本発明を具体化した計算器は４相MOS論理を
使用しているため、チツプ上に殆んど給電線を必
要としないが、レース（競合）状態をなくすため
にプリチヤージタイムは注意深く選択する必要が
ある。こうして、直列接続のクロツクされたゲー
トに対しゲートレベルは反転していなければなら
ず、位相φ3でプリチヤージされるゲートは位相
φ4でプリチヤージされるゲートを駆動し、逆に、
位相φ4でプリチヤージされるゲートは位相φ3で
プリチヤージされるゲートを駆動しなければなら
ない。しかしながら、同じ位相を有するゲートは
中間にスタテツクなインバータのある場合には直
列に接続することができる。チツプ１０の詳細な
論理回路図において、クロツクされたゲートには
特定のゲートがφ3，φ4のいずれのプリチヤージ
サイクルで駆動されるかを指示する３あるいは４
の数字を付して示されている。スタテツクなゲー
トは「Ｓ」を付して示されている。ゲートからの
信号には、信号がφ3，φ4のいずれのプリチヤー
ジサイクルで発生されるかを指示する添字がしば
しば付されている。また、このプリチヤージ論理
はチツプシリコン領域を保存しかつ消費電力を低
減するために使用されるが、本明細書に開示した
計算器の特徴はこのような論理の使用には依存し
ない。 前記の約定によれば、BT０3，BT１3等のビツ
トタイムは、ビツトタイムが「０」あるいは
「１」であつて位相φ3のプリチヤージで駆動され
るゲートから信号が発生したことを指示する。な
お、第８図から第２９図の詳細な論理回路図には
前記しなかつたタイミング信号もいくつか使用さ
れている。例えば、タイミング信号９２３は位相
φ3プリチヤージで動作するゲートからのデジツ
トタイム９とビツトタイム２を指示する。３桁の
数字を有する他のタイミング信号にも同じ約定が
用いられている。 命令語 表にはROM３０へプログラムされて計算器
の動作を制御する命令が挙げられている。この計
算器のROM３０内に記憶可能な命令語の組が表
に示されている。表を参照すると、種々の命
令語を説明するためにＡ項からＧ項に分類されて
いる。各命令語のタイプは各命令組のタイプのフ
オーマツトを示す第６ａ図から第６ｈ図の１つに
関連している。 BRANCH命令（Ａ項）は、分岐が条件付かど
うかそしてもし条件付ならどのフラツグあるいは
ラツチで分岐が条件付けられるかを指示する。状
態ビツトＳは、選択されたフラツクあるいはラツ
チがリセツトされたかセツトされたかに基づいて
条件付分岐を実行すべきかどうかを指示するのに
使用される。BRANCHあるいはCALL命令にす
ぐ続く命令語は、プログラムカウンタ３１へ挿入
すべきアドレスを提供する。命令語長は９ビツト
でありプログラムカウンタの長さも同様に９ビツ
トであることが注意されるべきである。従来、分
岐アドレスはBRANCH命令の一部として含ま
れ、典型的には命令語はプログラムカウンタ３１
へロードされるアドレスよりも長くなつている。
しかしながら、命令語をプログラムカウンタアド
レスと同じ長さに短縮すればチツプシリコン領域
をより効率的に使用できることが判つている。こ
れは第１命令語がBRANCH命令で第２命令語が
分岐アドレスである２命令サイクル分岐を使用し
て達成される。これは電子計算器チツプのシリコ
ン領域を低減させるための本発明の重要な特徴で
ある。 機能については先に述べたSUBROUTINEお
よびDONE命令のフオーマツトが表のＢ項に
示されている。 表のＣ項の算術演算命令は、レジスタＡと定
数を含む演算オペレーシヨンあるいはレジスタＡ
とＢを含むオペレーシヨンに限定される。前記し
たように、これは電子計算器のチツプシリコン総
領域を低減するための本発明の重要な特徴であ
る。算術演算命令用に発生されるマスクを第５ｂ
図に示す。表のＤ項からＧ項には、レジスタＡ
の内容をシフトする命令、種々のレジスタを互い
に交換する命令、選択されたフラツグをセツトお
よびリセツトする命令、キーラツチ３９の内容を
レジスタＡへ挿入する命令が挙げられている。 データ語をフオーマツトおよび関連マスク 次に第５ａ図には、レジスタＡ―ＤおよびＭに
記憶されるデータ語のフオーマツトが示されてい
る。前記したように、各データ語は直列データの
10デジツトを有し、各デジツトは直列４ビツトを
有する。従つて、全データ語は40（例えば10×４）
ビツトを有する。デジツトタイムDT０におい
て、データ語は第5a図に示したようにレジスタ
Ａ―ＤおよびＭに記憶される。即ち、最下位デジ
ツトD0はＡ入力制御回路４９またはＢ入力制御
回路４８への挿入、あるいは、入力論理回路５０
Ｂ―５０Ｄおよび５０Ｍを介した再循環の準備の
完了したレジスタＡ―ＤおよびＭ内の部分へ記憶
される。最上位デジツト位置D9は小数点位置を
指示する16進コードを記憶する。次の上位デジツ
ト位置D8は正規の８デジツトフイールド外の桁
上げオーバフローを保持する。デジツト位置D7
―D0は２進化10進データの８デジツトを保持す
る。 第５ｂ図にはROM３０の算術演算命令語に含
まれるマスクコードが示されている。マスクコー
ドを使用する命令語セツトは表のＣ項に示され
ている。命令語デコーーダ論理回路３４の発生す
るマスクは、Ｂ入力制御回路４８に対して、(1)10
デジツトデータ語のどのデジツトをレジスタＢか
ら通過させて演算ユニツト４０内のレジスタＡの
内容の対応するデジツトに対して加・減算する
か、あるいは、(2)定数加算中レジスタＡの内容の
どのデジツトを直列化回路４７の出力へ加算する
かを指示する。第５ｂ図にはコード000，001，
010，011，111を含む５つのマスクが10デジツト
データ語の下に矩形で囲まれて示されている。特
定のマスクに関連した矩形で囲まれたデジツトは
算術演算中命令語デコーダ論理回路３４内のマス
クデコーダ論理により演算ユニツト４０へ通され
る。マスク論理の詳細な説明から判るように、マ
スクコードはＡ入力制御回路４９を介してレジス
タＡから演算ユニツトへ通過するデータとタイミ
ングのとられた関係でＢ入力制御回路４８を作動
させる。第５ｂ図には定義されていない３つのマ
スクコード即ち100，101，110がある。マスク１
１０は実際には最下位デジツトLSDマスクを生
ずるが、（キーボードラツチからレジスタＡへ）
というオペレーシヨン（表のＧ項参照）のみと
使用することができる。マスク１０１，１１０は
Ｂ入力制御回路４８によつて何らマスクを生じな
いが、それぞれフラツグオペレーション命令群お
よびレジスタオペレーシヨン命令群のデコーデイ
ングのために保存される。 デイスプレイ 次に第７ａ図および第７ｂ図を参照する。第７
ａ図には、小数点として使用される８セグメント
共に７セグメントキヤラクタデイスプレイにより
表示可能な10進の10デジツト０―９が示されてい
る。第７ｂ図において、キヤラクタセグメントは
セグメントＡ―Ｇ、小数点セグメントはセグメン
トＰである。第７ｂ図に示したように、各キヤラ
クタ位置には８セグメント用の共通カソード９が
ある。各キヤラクタ位置の８セグメントＡ―Ｇお
よびＰは導体SA―SGおよびSSPによりそれぞれ共
通接続されている。チツプ１０は1975年４月７日
提出の米国特許出願第565489号に示されたセグメ
ント走査法を使用しており、それによればセグメ
ントが順次走査されセグメント電極の走査に関連
してデジツトカソードが選択的に付勢されてキヤ
ラクタ０―９と小数点とを形成する。この米国特
許出願第565489号のセグメント走査法を使用する
ことによつて、従来一般に使用されているデイス
プレイドライバは省略されている。そのため、デ
イスプレイが発光ダイオードアレイを有する場合
チツプ１０はデイスプレイ１１に直結できる。 システム論理回路図について 次に第３図のブロツク図に示された回路を形成
するチツプ１０上の論理回路を詳細に示す第８図
から第１２図および第１４図から第２９図を参照
して、第３図のシステムのいろんな部分について
説明する。これらの図面に関する以下の説明はチ
ツプ１０上の多くの点で得られる論理信号に関連
しており、論理「０」は負電圧VDDに対応し、論
理「１」は０電圧VSSに対応する。さらに、これ
らの図面に示すＰチヤネルMOSトランジスタは
ゲートに論理「０」即ち負電圧が印加されるとき
導通するものである。バー（−）の付してない論
理信号は「真」論理である。即ち、２進「１」
（電圧VSSS）信号の存在を指示し、２進「０」
（電圧VDD）が信号の不在を指示する。バー（−）
の付された論理信号は「偽」論理であり、２進
「０」（電圧VSDD）が信号の存在を指示し、２進
「１」（電圧VSSS）が信号の不在を指示する。ク
ロツクされたゲートの数字３はプリチヤージとし
て位相φ3が使用されていることを示し、数字４
はプリチヤージとして位相φ4が使用されている
ことを示す。ゲート内のＳはゲートがスタテイツ
クに作動することを示す。 なお、以下の説明では論理装置に言及する際３
あるいは４デジツト数を使用しており、３デジツ
ト数の第１デジツトおよび４デジツト数の最初の
２デジツトがその素子が示されている特定の図面
番号を表わしている。従つて、このように番号の
付された素子については、以下の説明はその特定
の装置を示す図面を参照してないこともある。 プログラムカウンタ 第８ａ図および第８ｂ図にプログラムカウンタ
３１の論理回路図が示されている。プログラムカ
ウンタ３１は段８００―８０８を有する９段シフ
トレジスタを含み、各段は出力が位相φ3プリチ
ヤージを有するNORゲートに接続されたいくつ
かのANDゲート（例えば８００ａ―８００ｅ）
を有している。NORゲートの出力はφ4プリチヤ
ージを有するインバータへ接続されている。
ANDゲートの１つ（例えば８００ａ）はインバ
ータからの出力とHOLD制御信号に応答する。
ANDゲート８００ｂは制御信号KTPC
（Keyboard Latch To Program Counter、キー
ボードラツチからプログラムカウンタへ）とキー
ボードラツチからの出力（この場合KL１６）に
応答する。ANDゲート８００ｃはフイードバツ
ク論理回路８０９の出力と制御信号INCPC
（Increment To Program Counter、プログラム
カウンタ増分）に応答する。ANDゲート８００
ｄはROM３０の出力と制御信号RTPC（ROM
To Program Counter、ROMからプログラムカ
ウンタ）に応答し、ANDゲート８００ｅはサブ
ルーチンレジスタ３２の出力と制御信号SRTPC
（Subroutine To Program Counter、サブルー
チンからプログラムカウンタへ）に応答する。他
段の各ANDゲート８０１―８０８は、(1)増分
AND回路（例えば８０１ｃ）への入力が前段の
出力から取られる点、および、(2)選択された段の
みがキーボードラツチからの出力を受取る点を除
けば、上記と同じである。それゆえ、８００ｂに
等価のNANDゲートは全段には設けられていな
い。フイードバツク論理回路８０９は段（８０
４）および（８０８）の出力に応答して排他的
OR機能を遂行する。そのため、これはプログラ
ムカウンタ内のアドレスが「増分される」毎に擬
似任意な形で行なわれる。表には命令語が論理
順に挙げられており、プログラムカウンタ３１に
よつて発生される擬似任意カウントを示してい
る。当業者には９段を有するプログラムカウント
３１が可能なら512個の状態の511個の状態まで擬
似任意にカウント可能であることが判るであろ
う。HOLD信号はプログラムカウンタ３１内の
現在のアドレスを保持するために使用され、
INCPC信号はプログラムカウンタ内の数を擬似
任意に増分する。HOLD、KTPC、INCPC、
RTPC、SRTPC線のいずれにも信号が供給され
ない場合、プログラムカウンタ３１に自動的に０
位置がロードされる。プログラムカウンタの種々
の段からの出力PC０―PC８はROM３０および
サブルーチンレジスタ３２の入力へ供給される。 サブルーチンレジスタ３２はラツチ８１０―８
１８からなる９ビツトアドレスメモリを含んでい
る。各サブルーチンレジスタラツチはプログラム
カウンタ３１の出力に応答し、NPSCR信号に応
答してラツチをロードし、信号に応答し
てそこに記憶されたアドレスをラツチする。 命令語メモリ 命令語メモリは、好ましくは、512ビツト
ROM３０として設けられている。この計算器に
使用されるROM３０は詳細に示してないが、プ
ログラムカウンタ３１によつて供給されるアドレ
スPC０―PC８に応答するものであり、好ましく
は米国特許第3934233号に示された仮想接地タイ
プである。この米国特許第3934233号の仮想接地
タイプのROMを使用すれば、１つの接地即ちVss
を５つ以上のＰ型拡散に使用することにより、従
来典型的に使用されているROMに比べROMの
サイズを大幅に縮小できる。 ROM３０は表に挙げた命令語でプログラム
して計算器に使用することができる。表には各
命令語およびその擬似任意アドレスが示されてい
る。 命令語デコーダ論理回路 第９図には命令のRETURN、DONE、
CALL、BRANCH群をデコードするのに使用さ
れるデコーダ論理回路の部分が示されている。
NANDゲート９００はRETURN命令をデコー
ドし、NANDゲート９０１はDONE命令をデコ
ードし、NANDゲート９０２はCALL命令をデ
コードし、NANDゲート９０３はBRANCH命
令をデコードするように構成されている。
NANDゲート９００―９０３はROM３０からの
命令語に応答しまたにも応答する。は分岐
ラツチ２０から供給される信号でBRANCH命令
に続くアドレスがROMから出力されていること
を指示し、それによつてNANDゲート９００―
９０３を作動不可にして分岐アドレスをデコード
しないようにする。NANDゲート９００―９０
３は命令語レジスタ３３内の命令語ではなく
（BRANCH、CALL、RETURN、DONE命令で
はあり得ない）、ROM３０から出力される命令
語に応答する。こうして、NANDゲート９００
―９０３は命令語メモリ即ちROM３０から出力
される命令語をデコードする命令語デコーダ論理
手段を提供する。 第１０図にはフラツグオペレーシヨンによりど
のフラツグラツチ３８がアドレスされているかを
デコードする一連のNANDゲート１０００―１
００８が示されている。NANDゲート１０００
―１００８がBRANCH型命令および分岐アドレ
ス命令のロードされない命令語レジスタ３３から
出力される命令語に応答する限り、命令語のI0お
よびI1ビツトをデコードする必要はない。さら
に、フラツグラツチ２２００―２２０５がI5ビツ
トに応答する限り、NANDゲート１０００―１
０４および１００７はセツトあるいはリセツト機
能を指示するI5ビツトに応答しない。 前記したように、命令語デコーダ論理回路３４
はＢ入力制御回路４８により演算ユニツト４０へ
入力されるデジツトを制御するマスク発生器を有
している。ゲート１１００―１１０４は命令語レ
ジスタ３３から出力される算術演算命令語内の最
下位デジツトLSD、最上位デジツトMSD、オー
バフローOVF、小数点DPTおよび仮数MANT
マスクをデコードする。種々の算術演算命令が表
の項に、種々のマスクが第５ｂ図に定められて
いる。ANDゲート１１００はLSDマスクを形成
する命令語のビツトのみならずORゲート１１０
５の出力にも応答する。ORゲート１１０５は
NO―OP命令に遭遇したときLSDマスクを無効
にする命令語のI5―I8ビツトに応答する。NO―
OP命令は表のＣ項におけるレジスタＡに定数
０が加算される算術演算オペレーシヨンとして定
義されている。しかしながら、この加算は達成さ
れずデータ語は単に再循環するのみである。この
とき、LSEマスクは無効とされるため加算は行な
われない。もちろん、加算を行なつてもレジスタ
Ａ内の数字は変化しない。しかしながら、加算を
行なうと前の算術演算オペレーシヨンのためにキ
ヤリーラツチ３７に予めロードされたものが変化
することがある。そのため、NO―OPが真のノ
ーオペレーシヨン命令であるためにはキヤリーラ
ツチ３７を変えてはならない。従つて、この特定
の命令に対してLSDマスクは発生されず、これ
がORゲート１１０５内のI5―I6ビツトをデコー
ドする理由である。NANDゲート１１００―１
１０４の出力はNORゲート１１０６へ供給され、
その出力はβ0およびβ3制御転送ゲートを介して供
給される。β3制御転送ゲートの出力は３個のイン
バータ１１０７―１１０９へ供給されて
３４、０３、MASK３４、MASK０３、
および０４信号を供給する。ここで、第
１数はビツトタイムそして第２数は特定のマスク
信号のプリチヤージタイムを表わしている。 NANDゲート１１００―１１０４は夫々DT０
Ｅ、DT７Ｅ、DT８Ｅ、DT９Ｅおよび９
に応答し、第５ｂ図のマスク表に従つた適当なデ
ジツトタイムに適当なマスクを発生する。 第１２図には、大部分のレジスタオペレーシヨ
ン命令（表のＥ項）といくつかのの算術演算命
令（表のＣ項）のデコーデイングに使用される
命令語デコーダ論理回路３４の部分が示されてい
る。NANDゲート１２００―１２０４は命令語
レジスタ３３内の命令語をデコードしてそれぞれ
信号BD、BC、AB、CAおよびMAを出す。信号
BDはレジスタＢからレジスタＤ（Ｂ→Ｄ）への
転送命令またはレジスタＢとレジスタＤ（Ｂ／Ｄ）
間の交換命令がデコードされたことを指示する。
信号BC、AB、CAおよびMAについても同様の
ことが言える。I5ビツトはレジスタＢ、Ｄへの入
力論理回路５０Ｂ、５０ＭおよびＡ入力制御回路
４９の演算ユニツト４０への入力においてデコー
ドされるのが交換オペレーシヨンか転送オペレー
シヨンかを指示している。複合ゲート１２０５は
Ｃ→Ａ転送命令ではなくＡ→Ｃ転送命令もしくは
Ｃ／Ａ交換命令をデコードして信号ACを発生す
る。 複合ゲート１２０９は２種類の算術演算命令
（Ａ±ＢあるいはＡ＋Ｋ）のＡ／φビツトをデコ
ードする。複合ゲート１２０６は信号をデコ
ードする。が論理「１」であるとレジスタＡ
の出力はＡ入力制御回路４９を通過せず、それは
(1)シフトオペレーシヨンあるいは(2)Ａ→Ｂおよび
Ａ→Ｃ転送命令以外のレジスタＡを含むレジスタ
オペレーシヨン中に行なわれる。その他の状態の
ときは全てレジスタＡの出力はＡ入力制御回路４
９へ印加され、レジスタＡの通常の再循環パスは
Ａ入力制御回路４９を介して演算ユニツト４０に
至り入力論理回路５０Ａを介してレジスタＡへ戻
る経路となる。もちろん、レジスタＡの内容が単
に再循環しているときはマスク信号が存在しない
ためにデータはＢ入力制御回路４８を通過しな
い。 NANDゲート１２０７は（キーボードラツチ
からレジスタＡへ）という命令（表のＧ項参
照）をデコードしてM4信号を出す。NANDゲー
ト１２０８はレジスタＡ，Ｂを含む算術演算オペ
レーシヨン中MANTマスクをデコードしてBCD
信号を出し、演算ユニツト４０がそれに対し自動
的に２進化10進修正を行なう。他の動作状態に対
しては演算ユニツトは自動的に16進で動作する。 命令語デコーダ論理回路３４の上記説明は表
に挙げた命令語の殆んどのデコーデイングについ
て行なつたことになる。前記したように、ある命
令語の選択されたビツトは命令語デコーダ論理回
路３４ではデコードされず局部的にデコードされ
る。命令語のこれらの特定部分のデコーデイング
については、これらの命令語ビツトをデコードす
る素子に関連して説明する。 フラツグ論理（第１０図）、マスク発生器（第
１１図）およびレジスタオペレーシヨン（第１２
図）の制御に使用される命令語デコーダ論理回路
の部分は命令語レジスタ３３内の命令語に応答
し、これらのデコーダは命令語レジスタ３３へロ
ードされないBRANCH、BRANCH、
ADDRESS、CALL、RETURN、DONE命令を
デコードする必要がない。そこで、命令語レジス
タ３３へロードされるNO―OP命令はレジスタ
Ａ―ＤおよびＭ内のデータを単に再循環するのみ
である。こうして、前記デコーダは命令語レジス
タ３３から出力される命令語をデコードする命令
語デコーダ論理手段を提供する。 データレジスタ、レジスタ入力論理回路および演
算ユニツト入力制御回路 第１３図には、レジスタＡ―ＤおよびＭ、その
入力論理回路５０Ａ―５０Ｄおよび５０Ｍ、演算
ユニツト４０、およびＡ、Ｂ入力制御回路４９、
４８のより詳細なブロツク図が示されている。
Ａ、Ｂ入力制御回路４９、４８およびレジスタ入
力論理回路５０Ａ―５０Ｄおよび５０Ｍ内に、図
示したデータ転送パスを作動可にするためにどの
データ制御信号がデコードされるかが示されてい
る。第１３図に示した信号名のフオーマツトは、
デコードされているI5ビツトが転送命令（例えば
Ｂ→Ｄ）ではなく交換命令（例えばＢ／Ｄ）を指
示している場合を除き第１２図のデコーダでデコ
ードされる制御信号と一致し、数字５が制御信号
名の後に付記されている（例えばBD5）。第１３
図中でこれまで説明しなかつた唯一の制御信号は
Ａ±ＢおよびＡ＋Ｋ制御信号であるが、それにつ
いては第１７図に関連して説明する。 計算器のデータメモリは第１４図に示したレジ
スタＡ―ＤおよびＭで提供されている。レジスタ
Ｂ―ＤおよびＭはそれぞれ10個の10進位置を有す
るデータ語を記録する391/2ビツトの記憶装置を
有している。40ビツトの代りに391/2ビツトが提
供される限り、その出力は入力に対して反転され
ている。レジスタＡ１４００の主要部は311/2ビ
ツトの記憶装置を含んでいる。シフトレジスタ１
４００の−4は４ビツトシフトレジスタ１４０
１へ接続されている。シフトレジスタ１４０１の
出力4はもう１つの４ビツトシフトレジスタ１
４０２へ供給され、シフトレジスタ１４０２の出
力は＋4である。レジスタＡからの通常のデー
タパスはシフトレジスタ１４０１の出力からのも
ので、データ再循環、算術演算オペレーシヨン、
およびデータ転送交換オペレーシヨン用である。
Ａ−および＋出力はシフトオペレーシヨンに使
用される。なお、演算ユニツト４０からの出力が
開路され算術演算命令語内のＡ／φビツト（表
のＣ項参照）が２進「１」であるとき、＋出力
はレジスタＡの再循還パスとして使用される。 レジスタ入力論理回路５０Ａから判るようにゲ
ート１５００および１５０１は通常演算ユニツト
４０からの出力（ADDEROUT）をレジスタＡ
へ伝送し、複合ゲート１２０９からのＡ／φが論
理「１」であるときレジスタＡの＋出力をレジ
スタＡの入力へ入力する。レジスタ入力論理回路
５０ＢはORゲート１５０３においてインバータ
１５０２で反転された信号ABに応答してレジス
タＡの内容をレジスタＢの入力へ転送する。それ
はさらに信号BC、BDおよびNANDゲート１５
０４、１５０５における命令語のI5ビツトにも応
答し、NANDゲートの出力はそれぞれＢ／Ｃあ
るいはＢ／Ｄレジスタ交換オペレーシヨンに応答
してレジスタＣおよびＤからの出力を挿入する
ORゲート１５０６および１５０７へ接続されて
いる。さらに、インバータ１５０２および
NANDゲート１５０４、１５０５の出力は入力
としてNANDゲート１５０８へ供給され、
NANDゲート１５０８の出力はレジスタＢの出
力にも応答するORゲート１５０９へ接続されて
いる。こうして、他の交換や転送オペレーシヨン
（Ａ／Ｂ、Ａ→Ｂ、Ｂ／ＣあるいはＢ／Ｄ）が指
示されていない場合、NANDゲート１５０８お
よびORゲート１５０９はレジスタＢの内容を再
循環させる。ORゲート１５０３、１５０９、１
５０６、１５０７の出力はNANDゲート１５１
０へ供給され、NANDゲート１５１０の出力は
レジスタＢへ入力として供給される。 レジスタ入力論理回路５０Ｃは信号BCおよび
ACを反転するインバータ１５１７および１５１
１を含んでおり、それらの信号はそれぞれレジス
タＡおよびＢからの出力にも応答するORゲート
１５１２および１５１３へ供給される。インバー
タ１５１７および１５１１の出力はまた、レジス
タ入力論理回路５０Ｂ内のNANDゲート１５０
８と同じ再循環機能を果すNANDゲート１５１
４にも供給される。NANDゲート１５１４の出
力はレジスタＣの出力と共にORゲート１５１５
へ供給される。ORゲート１５１２、１５１３、
１５１５の出力はNANDゲート１５１６へ入力
として接続され、NANDゲート１５１６の出力
はレジスタＣの入力へ接続されている。 レジスタ入力論理回路５０Ｄは信号BDに応答
し、複合ゲート１５１８の指示に従いレジスタＢ
の内容を入力するかあるいはレジスタＤの内容を
再循環させる。 レジスタ入力論理回路５０Ｍは信号MAおよび
I5ビツトに応答してＭ／Ａ交換オペレーシヨンが
デコードされているときレジスタＡの内容をレジ
スタＭへ挿入し、複合ゲート１５１９に交換オペ
レーシヨンが指示されていないときはレジスタＭ
の内容を再循環させる。 演算ユニツト４０のＡ入力の制御回路であるＡ
入力制御回路４９を第１６図に示す。Ａ入力制御
回路は出力がNANDゲート１６０４に接続され
た４個のORゲート１６００―１６０３を含んで
おり、NANDゲート１６０４の出力は演算ユニ
ツト４０のＡ入力へ接続されている。正規のデー
タパスは、複合ゲート１２０６からの信号に
応答してレジスタＡの内容を演算ユニツト４０へ
入力するORゲート１６００を通る。ORゲート
１６０１―１６０３はそれぞれＡ／Ｂ交換オペレ
ーシヨンおよび信号CA、MAのデコーデイング
によりレジスタＢ、Ｃ、Ｍの内容の演算ユニツト
４０への入力が可能となる。 第１７図にＢ入力制御回路４８を示す。ゲート
１７００は左・右シフトオペレーシヨン中レジス
タＡの出力、＋、−を演算ユニツト４０の
Ｂ入力へ接続する。命令語レジスタ３３からの3
がデコードされてシフトオペレーシヨンが右シフ
トか左シフトかを指示する。ゲート１７００は
MANTマスクのもとでシフトオペレーシヨンを
行なうようにハードウエア配線されている。即
ち、DT９Ｅで受信される小数点デジツトは出力
Ａから自動的に供給され、＋出力は左シフトに
Ａ−出力は右シフトに使用される。ゲート１７０
０はまたMASK３４信号にも応答する。表の
Ｄ項および第６ｅ図から判るように、シフト検出
を制御するI3ビツトは左シフトオペレーシヨン中
LSDマスクを発生し右シフト信号はOVFマスク
を発生する。しかしながらMASK３４を使用し
てどのデジツトを演算ユニツに通すかを指示する
代りに、ゲート１７００においてMASK３４を
使用してどのデジツトを加算器に通さないかを指
示する。即ち、左シフトオペレーシヨン中第１デ
ジツト（LSDマスク）を加算器へ通さず自動的
にそのデジツトをゼロとする。同様に、右シフト
中このマスク論理を使用して最上位デジツトもゼ
ロとされる。 ゲート１７０１はROM３０からの命令語によ
り定数を含まない算術演算が指示される場合、レ
ジスタＢの内容を加算器のＢ入力へ入力するため
に設けられている。こうして、ゲート１７０１は
Ａ±Ｂ型の算術演算オペレーシヨンをデコードす
る。インバータ１７０３はI5ビツトが論理「１」
である減算中レジスタＢからの出力をまず反転
するために使用される。 ゲート１７０２は定数を含む算術演算オペレー
シヨン中M4が論理「０」のとき命令語のI6―I8
ビツトからの直列化された定数を直列化回路４７
を介してロードしたり、キーボードラツチからの
定数を直列化回路４６を介してロードするために
使用される。こうして。ゲート１７０２はＡ＋Ｋ
型の算術演算オペレーシヨンをデコードする。 演算ユニツト 演算ユニツト４０は第１８図に示されている。
演算ユニツト４０は入力Ａ、Ｂを有する直列演算
ユニツトであり、３1/2ビツトの遅延を有してい
る。ゲート１８０２、１８０６はレシオレス全加
算器であり、直列配置の交差結合されたMOS型
排他的ORゲートを使用している。ゲート１８０
２は半ビツト遅延で３入力（即ち、Ａ、Ｂおよび
CARRY）の和を出力する。CARRYビツトはゲ
ート１８０３に設けられた１つあるいは３つのソ
ースから来ることができる。１つのソースは、減
算オペレーシヨン中にマスクの初めにCARRYを
挿入するのに使用されるゲート１８１２が発生す
るCIEである。このとき演算ユニツト４０で行な
われる２の補助減算に従つてCARRYビツトが必
要である。NANDゲート１８１２はマスク発生
器（第１１図）により異なる量だけ遅延された
MASK３４およびMASK０４信号を有してお
り、先縁検出器である。ゲート１８１２へ行くタ
イミング信号９３４は次の命令サイクルへの
CARRY信号を阻止するために使用されている。
ゲート１８１３はI5および0ビツトに応答し、Ａ
―Ｂオペレーシヨン中にSUBTRACT信号を発
生するために使用されている。CARRYを作る第
２の方法は、１ビツト遅延した前のCARRYと
Ａ、Ｂ加算器入力とを入力とするゲート１８１１
が発生する16進CARRY（HC）である。ゲート１
８１１の発生するCARRYはまた、命令サイクル
の再終端においてゲート１８００により９３４に
阻止され、次の命令サイクルの初めに桁上げされ
るのを防ぐ。CARRYを作る最後の方法は、２進
化10進（BCD）修正によるものである。結果を
BCD修正しなければならない場合それは加算オ
ペレーシヨンであり、CARRYは減算オペレーシ
ヨンのBCD修正中に強制される。ゲート１８１
０は加算器１８０２から出力される各デジツトを
サンプリングしてBCD修正が必要であるか否か
を決める。これは加算器１８０２の出力に接続さ
れたシフトレジスタ１８０１が出力するCX、
BX、SUM出力をサンプリングして行なわれる。 SUM、CXおよびBXは、出力された結果が10
進「９」より大きいか否かを決める。命令語のI5
ビツトはまたゲート１８１０にも送られ、減算あ
るいは加算のために修正を行なうべきか否かを決
める。加算が指示されると修正条件
は16進CARRY（HC）あるいは９より大きい和で
ある。減算が指示される場合I5は２進「１」であ
り、CARRYの発生条件は16進CARRY（）の
欠如である。を発生するゲート１８
０９はゲート１８１０からの出力、ゲート１２０
８からのBCD信号、マスク信号およびタイミン
グ信号に応答し、修正信号を送出すべきか否かを
決める。ゲート１８０３は、常に16進で作動され
るオーバーフローおよび小数点デジツト中BCD
修正を禁止するタイミング信号を供給する。 ゲート１８０７はBCD修正が第２加算器１８
０６で行なわれるときプラス６あるいは10修正因
子を供給する。加算オペレーシヨンが指示されて
いるとき（I5は２進「０」）、６が加算される。し
かしながら、I5が２進「１」で減算オペレーシヨ
ンが指示されると、プラス10が加算器１８０６に
加えられる。加算器１８０６はシフトレジスタ１
８０１の出力と、ゲート１８０７で発生するプラ
ス６あるいは10と、ゲート１８０８で発生する前
のキヤリーとに応答する。 命令語レリジスタ制御回路および分岐論理回路 命令語レジスタ制御回路および分岐論理回路を
第１９図、第２０図および第２１図に示す。ゲー
ト２０００で形成された分岐ラツチ３６は、１命
令サイクルに対し該ラツチをセツトするための
NORゲート２０２０で受取られたデコーダ
BRANCHあるいはCALL命令に応答する。分岐
ラツチ３６の出力BL、は、ROM３０から出
力される次の命令語がアドレス語であつて命令と
してではなくアドレスとしてデコードされるべき
ことを指示する。 プログラムカウンタ３１の制御に使用され第８
ａ図および第８ｂ図に関連して前に検討した信号
RTPC、INCPC、HOLD、SRTPC、KTPCはそ
れぞれゲート１９００―１９０４で発生される。
(1)指示条件が満された場合、あるいは、(2)無条件
分岐である場合、信号RTPCを発生する
BRANCH命令時点について考慮すると、ゲート
２００１はBRANCH命令群（CALL、
RETURN、DONE命令および共に論理「１」で
ある命令語のR0、R1ビツトを含む）をデコード
する。分岐オペレーシヨンが指示されていると
き、ゲート２００１は１組の条件コードラツチ２
００２―２００７に命令語のR8およびR2―R6ビ
ツトをロードさせる。ラツチ２００２には状態ビ
ツトR8がロードされ、ラツチ２００３―２００
７にはどの条件をテストすべきかあるいは無条件
に分岐すべきことを指示する５ビツトがロードさ
れる（表のＡ項参照）。ラツチ２００３―２０
０７にロードされる５ビツト条件コード
（COND）は、表のＡ項に従つた可能なフラツ
グあるいはラツチのいずれを例えばラツチ２００
２へロードされる状態ビツトと比較すべきかを決
めるために使用される。複合ゲート２１００は、
(1)フラツグ３８あるいはラツチ３７、３９または
２６００をデコードするか、あるいは、(2)状態比
較ゲート１９０５に無条件BRANCHあるいは
CALLが指示されている場合フラツグもラツチも
デコードしない。排他的ORとして機能するゲー
ト１９０５では、ラツチ２００２の状態ビツトの
内容は複合ゲート２１００の出力と比較されて信
号SESを発生し、無条件BRANCHあるいは
CALLがデコードされているかあるいは条件付
BRANCHがデコードされていて状態ビツトRR8
の状態が指示されたラツチまたはフラツグの状態
とマツチする場合に論理「１」である。こうし
て、およびが共に前記条件が生じたこと
を指示するとき、ゲート１９００がRTPCを発生
する。逆に、前記条件が生ぜずRETURNあるい
はDONE命令がデコードされていないとき、ゲ
ート１９０１はINCPCを発生する。 フラツグおよびラツチ キヤリーラツチ３７は、演算ユニツト４０から
の16進CARRY（）およびNORゲート２１０
２の出力に応答するゲート２１０１により提供さ
れる。NORゲート２１０２はしばしばインバー
タ２１０３により反転されるマスク信号MASK
３４およびMASK０３に応答する。NORゲート
２１０３は後縁検出回路として構成されており、
算術演算オペレーシヨン中マスクの外側に16進
CARRYが指示される毎にキヤリーラツチ３７が
セツトされる。 リブエントリー（LE）、ペンテイング
（PEND）、ストア（STO）、オーバフロー
（LOCK）、小数点（DPT）、エントリー（EN）
フラツグがラツチ２２００―２２０５に記憶され
る。これらのフラツグラツチ３８はラツチをセツ
トあるいはリセツトするI5ビツトおよびゲート１
０００、１００１、１００４、１００２、１００
３、１００７がそれぞれ発生するフラツグラツチ
作動可信号により作動可にされる。演算フラツグ
３８はラツチ２３００、２３０１に記憶され、ラ
ツチ２３００、２３０１はフラツグラツチ作動可
信号Ｆ５、Ｆ６に応答して(1)グート１００５にお
ける「＋オペレーシヨンリセツト」フラツグのデ
コーデイングに応答した両ラツチ２３００、２３
０１、のリセツトおよび(2)NANDゲート１００
６における「×オペレーシヨンリセツト」フラツ
グのデコーデイングに応じたラツチ２３００のリ
セツトを行なう。さらに、ラツチ２３００および
２３０１はNANDゲート１００８からのデコー
ドされた「ロードオペレーシヨン」フラツグに応
答して、キーラツチ２６０３および２６０４から
のKL4およびKL8ビツトをラツチ２３００および
２３０１へロードする。 その内容をBRANCH命令の条件付けに使用で
きる第１ラツチ２６００がデバウンスおよび
PUC（パワーアツプクリア）論理回路４４に設け
られている。第１ラツチ２６００の一機能につい
てデバウンスおよびPUC論理回路４４に関連し
て順次説明する。 命令語レジスタ 命令語レジスタ３３は一連の９個のラツチ２０
０８―２０１７からなつている。これらのラツチ
は、(1)分岐ラツチ２０００がセツトされて命令語
がアドレスであることを指示しているか、あるい
は、(2)NORゲート２００１が論理「１」で
BRANCH、CALL、DONEまたはRETURN命
令が出力されていることを指示している場合以外
は、時間９１４にNORゲート２０１８が発生す
る使用可信号により使用可とされている。前記し
たように、命令語レジスタ３３にはBRANCH命
令もBRANCH ADDRESS命令もロードされず、
従つて命令語レジスタ３３に含まれるアドレスに
応答するデコーダはこのような命令で使用禁止さ
れる必要はない。 ラツチ２００８―２０１７は各ラツチ内の
NORゲートおよびインバータの位相φ3およびφ4
プリチヤージサイクルでそこに記憶された命令語
を再循環し、ゲート２０１８の制御下で新しい命
令語がロードされない限り各ラツチはインバータ
２０１９から受取るタイム信号９１４で自動的に
０とされる。こうして、BRANCH、CALL、
DONEまたはRETURN命令あるいはBRANCH
ADDRESS命令がデコードされていると、命令
語レジスタ３３には命令語として自動的に
000000000がロードされ、NO―OP（ノーオペレ
ーシヨン）命令として処理される。 NORゲート２０１８、分岐ラツチ２０００お
よびNANDゲート９０２、９０３は、協働して
命令語デコーダ論理手段を提供し、各出力命令語
の少なくとも一部に応答して使用可信号を発生
し、命令語レジスタ３３に出力命令語がロードさ
れるか否かを制御する。出力命令語をデコードす
るために使用されるデコーダは、ROM３０から
の直接命令語に応答するか、あるいは、命令語デ
コーダ論理回路に関連して先に説明したようにレ
ジスタ３３内の命令語に応答する。 キーボードプログラマブル論理回路アレイ、キー
ボードラツチおよび挿入論理回路 キーホードストローブ４２は、チツプのクロツ
ク発生器によりチツプ上に発生する状態タイム
STA―STFにおいてキーボード２をストローブ
する（第２図参照）。これら状態タイム信号の周
期は第４ａ、４ｂ図に関して先に説明した。キー
が押下されるとどのキーが押下されたかにより、
状態タイム信号STA―STFは４本のＫ線K1―K4
の１本に伝達される。チツプ１０へのＫ線入力
（第２図）は一対のインバータ２４００、２４０
１（第２４図）によりバツフアされ、順次キーボ
ードでプログラムされる論理回路アレイ（PLA）
４１（第２５図）へ印加される。第２５図を参照
すると、PLA４１はインバータ２４００、２４
０１からのバツフアされたキーボード出力および
クロツク発生器からの状態タイムSTA―STFに
応答して、どのキーが押下されているかをデコー
ドする。PLA４１はまた、キーが押下されてい
ることを指示するキーレデイ（KYRD）信号を
ゲート２５００を介して出力する。PLA４１は
どのキーが押下されているかを指示する５ビツト
コードを線KLI1、KLI2、KLI4、KLI8および
KLI16上へ出力する。表はそこに挙げたキー押
下に応答してPLA４１が出力する種々の５ビツ
トコードを示している。左から右へ読み取る５ビ
ツトキーコードはラツチ２６０５から２６０１へ
記憶される。もちろん、選択される特定の５ビツ
トコードおよびチツプが行なう算術演算機能は設
計上の選択条件である。 PLA４１から出力される５ビツトコードは５
個のラツチ２６０１―２６０５で形成されるキー
メモリラツチ３９へ伝達される。KYRD信号は
NANDゲート２６０７の入力であり、時間８０
３においてKEYINと呼ばれる信号を出力するこ
とができる。KEYIN信号はゲート１９０４へ印
加され、KTPC信号が発生されるとキーラツチ３
９の内容をプログラムカウンタ３１へ強制的に入
力する。KYRD信号を受取るとキーラツチ２６
０１―２６０５はPLA４１からロードされ、第
８ａ図および第８ｂ図に関連して前に説明したよ
うにその内容をプログラムカウンタ３１へロード
される。 第８ａ図および第８ｂ図に関して説明したよう
に、キーラツチがプログラムカウンタアドレスを
供給するために使用されているとき、５個のキー
ラツチ２６０１―２６０５はプログラムカウンタ
３１内の選択されたビツト位置へロードされる。
キーラツチ２６０１―２６０５内の５ビツトコー
ドがKLI16ラツチ２６０５内に０を有する場合、
プログラムカウンタアドレスは５個のキーラツチ
２６０１―２６０５全てから直接取り出される。
しかしながら、KLI16ラツチに論理「１」がロー
ドされる（数字キーあるいは小数点キーの押下を
指示している）と、ゲート２７００―２７０３の
作動によりそのラツチ即ちラツチ２６０５の内容
のみがプログラムカウンタへロードされ、キーラ
ツチ２６０１―２６０４とプログラムカウンタ３
１間の並列データパスを作動不可とする。計算器
のこの特徴により数字がROM３０内の単一位置
へ分岐してレジスタＡへ入力され、そこでキーラ
ツチの内容を直接レジスタＡへロードする命令に
遭遇する。キーラツチの内容をレジスタＡへ転送
するのに使用される命令は表のＧ項に示されて
いる。 デバウンス論理回路 キーレデイ信号KYRDを受取ると、キーレデ
イラツチ２６０８がセツトされ、ゲート２６０
７、２６０９は他のキーレデイ信号の受取りを禁
止される。キーレデイラツチ２６０８がリセツト
されるまで、キーレデイラツチ２６０８はキーラ
ツチ２６０１―２６０５（およびプログラムカウ
ンタ３１）のローデイングを禁止する。キーレデ
イラツチ２６０８はデバウンスラツチ２６０６か
らのによりリセツトされ、デバウンスラツ
チ２６０６は、(1)キーラツチ２６０１―２６０５
の現行内容がプログラムカウンタ３１を増分した
命令の組の終りのDONE命令がデコードされて
おりかつ(2)状態タイムSTA―STGからなる次の
周期中キーボードがKYRD信号に遭遇しない場
合にのみ、キーレデイラツチ２６０８をリセツト
する。これらの２つの条件が満されればデバウン
スラツチ２６０６によりキーレデイラツチ２６０
８はリセツトされ、続いてゲート２６０７、２６
０９がもう１つのキーレデイ信号を受取つてキー
ラツチ２６０１―２６０５およびプログラムカウ
ンタ３１をロードする。 デバウンスラツチ２６０６は押下キーの指示す
る計算器オペレーシヨンを行なう一組の命令の終
りに位置するDONE命令のデコーデイングに応
答するが、デバウンス論理のオペレーシヨンの成
否はデバウンスラツチ２６０６が応答する命令の
組の最終端の命令には依存しない。しかしなが
ら、デバウンスラツチ２６０６が応答する命令は
命令の組の端部が好ましく、本実施例においてそ
れは終端となつている。 第１ラツチ２６００はROM３０にロードされ
る第１ラツチ条件BRANCH命令と共に使用され
て、最初に「クリア」キー(C)が押下されるときの
みソフトウエアパワアツプクリア命令の組にメモ
リレジスタＭの内容をゼロとされる。第１ラツチ
２６００はデバウンスラツチ２６０６が最初にキ
ーレデイラツチ２６０８をリセツトするときにセ
ツトされる。本計算器は好ましくは1976年６月14
日提出の米国特許出願第695886号に示されたタイ
プのパワーラツチを使用しているため、「クリア」
キーは計算器が付勢されるときに最初に押下され
る。こうして、「クリア」キー(C)と「オン」キー
（ON）とは同じキーであり、パワアツプクリア
命令の組が第１ラツチ２６００の状態の分岐条件
を適当に使用するならば、「クリア」キーの最初
の押下のみがレジスタＭの内容を０とする。 パワアツプクリア信号PUCは計算器が最初に
付勢されるときクロツク発生器５１により発生さ
れ、クロツク発生器５１の発生するクロツク位相
が適当な電圧に達するまで継続する。 デイスプレイ論理回路 デイスプレイ論理回路５２を第２８図に示す。
NANDゲート２８００はレジスタＡの出力と
LOCKフラツグラツチ２２０３の内容に応答す
る。LOCKフラツグラツチ２２０３はオーバフロ
ー条件を指示するフラツグを記憶し、NANDゲ
ート２８００によりLOCKフラツグの指示するエ
ラー条件が自動的にデイスプレイに発生する。本
デイスプレイシステムは米国特許出願第565489号
のセグメント走査法を使用しており、状態タイム
STA―STGおよびSTPにおいてデイスプレイの
セグメントが順次付勢されデジツト線がコード化
される。このコーデイング機能は、真および偽論
理でシフトレジスタ２８０２により直列から並列
へ変換された後のNANDゲート２８００からの
出力に応答するデジツトデコーダ２８０１により
行なわれる。デコーダ２８０１はまた、状態タイ
ムSTA―STG、STPおよびゲート２８０３の発
生する作動可信号に応答する。デコーダ２８０１
からの８個の出力SP0―SP7は段２９００―２９
０７を有する８段出力レジスタへ供給される。出
力レジスタ２９００―２９０７は、デジツト線Ｄ
１―Ｄ８（第２図および第５ｂ図）を駆動する出
力バツフア２９００Ａ―２９０７Ａを含んでい
る。 加算器 第３０図を参照すると、本発明に従つた加算器
回路はＡ入力端子１１０、Ｂ入力端子１１１およ
びキヤリー(C)入力端子１１２を有している。入力
１１０、１１１はトランジスタ１１３、１１４の
ソース―ドレインパスを介して中間ノード１１５
へ接続されている。また、Ａ入力１１０はトラン
ジスタ１１４のゲートへ、Ｂ入力１１１はトラン
ジスタ１１３のゲートへそれぞれ交差接続されて
いる。中間ノード１１５はドレインが−VDD給電
線１１７（通常約−9V）に接続され、ゲートが
プリチヤージクロツクφPCソースに接続されたト
ランジスタ１１６によりプリチヤージされる。中
間ノード１１５およびキヤリー入力端子１１２は
他の同様な回路に接続されている。こうしてノー
ド１１５と端子１１２は一対のトランジス１２
０、１２１のソース―ドレンパスを介して出力ノ
ード１２２へ接続されている。ノード１１５はト
ランジスタ１２１のゲートおよびトランジスタ１
２０のゲート端子１１２へ交差接続されている。
出力ノード１２２はゲートにφPCクロツクが供給
されるトランジスタ１２３により−VDDでプリチ
ヤージされる。 第３０図の回路のオペレーシヨンには、第３１
図の真理値表が適用される。トランジスタがＰチ
ヤネルであれば−VDDは論理「０」でありVSS即
ち接地は論理「１」である。Ａ、Ｂ入力１１０、
１１１が−VDDであれば、両トランジスタ１１
３、１１４がゲート上の−VDDによりターンオン
され、ノード１１５は−VDDのままである。ノー
ド１１５およびＣ入力１１２が共に−VDDである
ため、トランジスタ１２０、１２１はオンであ
り、出力ノード１２２は−VDDのままで０―０―
０入力条件の出力を満たす。しかしながら、Ａ入
力が「１」即ちVSSで他が全て「０」であると、
トランジスタ１１３はオン、トランジスタ１１４
はオフに維持される。ノード１１５はトランジス
タ１１３を介して接地端子１１０へ放電する。同
様に、トランジスタ１２０はＣ入力１１２上の−
VDDによりターンオンされ、ノード１１５が放電
するときトランジスタ１２１はカツトオフされ
る。こうして、出力ノード１２２はトランジスタ
１２０、１１３を介して接地入力端子Ａへ放電
し、１―０―１入力に対する出力を満たす。Ｂ入
力１１１が接地電位にある０―１―０入力にも同
じ条件が存在する。ノード１１５はトランジスタ
１１４を介して接地へ放電し出力ノード１２２は
トランジスタ１２０、１１４を介して放電する。
Ｃ入力が「１」でＡ、Ｂが「０」のとき、ノード
１１５は−VDDでトランジスタ１２１をオンに保
持し、出力ノード１２２は接地されたＣ端子へ放
電する。Ａ、Ｂ入力が「１」でＣが「０」である
と、両トランジスタ１１３、１１４がオフに保持
されてそのゲートはVSSであり、プリチヤージさ
れたノード１１５は−VDDにチヤージされたまま
である。トランジスタ１２１はノード１１５によ
りオンに保持され、トランジスタ１２０はオフに
保持される。ノード１２２はVSSである入力Ｃへ
放電され、出力は「１」となる。入力Ａが「１」
でＢが「０」でＣが「１」であると、中間ノード
１１５はＡ端子へ放電して回路の第２の半分へ
「１」を供給し、トランジスタ１２０、１２１は
両ゲート共接地されて「０」出力を出しているた
め出力ノード１２２はトランジスタ１２０、１２
１を介して放電しない。同様に、Ａが「０」でＢ
が「１」でＣが「１」であると、出力ノード１２
２は再びトランジスタ１２０、１２１を介した放
電を停止し、「０」出力となる。最後の条件即ち
Ａ、Ｂ、Ｃが全て「１」であると、中間ノード１
１５はトランジスタ１１３あるいは１１４を介し
て放電しないため「０」となり、トランジスタ１
２１がターンオンされて出力ノード１２２は接地
（トランジスタ１２１を介して入力Ｃ）へ放電し、
「１」入力を供給する。こうして、全加算器の論
理条件が満たされる。 第３０図の回路は細長装置であるトランジスタ
１１６を有し、チヤネル幅（Ｗ）と長さ(L)の比は
トランジスタ１１３、１１４に比べはるかに小さ
い。これは、Ａ＝「１」、Ｂ＝「０」（あるいはＢ＝
「１」、Ａ＝「０」）の条件で中間ノード１１５が回
路の第２の半分へVt以下の論理レベルを放電供
給しなければならないとき、トランジスタ１１
６、１１３が電圧分割器として動作してノード１
１５に偽論理レベル即ち高レベル電圧を生じない
ために必要である。ノード１１５の電圧が高すぎ
ると、トランジスタ１２１はターンオンされ、出
力ノード１２２は放電して擬似「０」入力を生ず
る。この理由のため、トランジスタ１１６のＷ／
Ｌ比は小さくされ、その電圧降下は駆動トランジ
スタ１１３、１１４に比べ大きくなる。実際に
は、ノード１１５は全論理レベルルまで充電する
必要はなくてVtを幾分越えているだけでよく、
トランジスタ１１６はノード１１５が完全にプリ
チヤージしない程小さくすることができる。 放電パスを設ける必要があるため、入力Ａ、
Ｂ、Ｃはダイナミツクではなくスタテツクでなけ
ればならない。また、加算器入力が次のレベルを
セツトアツプする間出力は出力レベルを保持する
ようゲートできる。これらの機能を有する回路を
第３２図に示す。スタテツクな入力はデイプリー
シヨン型負荷トランジスタ１２５と駆動トランジ
スタ１２６を有するインバータによつて提供さ
れ、接地パスは入力、あるいはが存在する
限り駆動トランジスタを介して存在し続ける。
個々のVDD接続を有する代りにプリチヤージトラ
ンジスタ１１６、１２３のゲートはこれらトラン
ジスタのドレーンおよびφPソース１１８へ接続
されている。出力ノード１２２はトランジスタ１
２７を介して入力線１２８へ接続されており、ト
ランジスタ１２７のゲートには出力クロツクφ0
が印加されている。プリチヤージクロツクφPと
出力クロツクφ0のタイミングを第３３図に示す。
線１２８上の出力は、φPが接地される少し後か
らφPが再び負になり始めるまでの間は、たとえ
入力Ａ、Ｂ、Ｃが変化しても有効である。必要な
ら、キヤリー出力を発生する別個の回路が使用さ
れる。 本発明を特定の実施例について説明したが、当
業者にはおのずから種々の修正が示唆されるであ
ろう。例えば、データ語や命令語のビツト数、公
称クロツク周波数、論理値、および開示した計算
器のその他の詳細は装置設計に依存することは明
白である。従つて、本発明は開示した特定の実施
例に限定されるものではない。 以上の説明に関連して更に以下の項を開示す
る。 (1) 数字データを記憶するデータメモリと、該デ
ータメモリに記憶されたデータに関して算術演
算オペレーシヨンを実行する演算ユニツトと、
命令を記憶する命令メメモリと、該命令メモリ
をアドレスするプログラムカウンタと、前記命
令メモリから出力される命令をデコードしかつ
前記データメモリから前記演算ユニツトへのデ
ータの転送制御も含めてマイクロプロセツサシ
ステムを制御する命令語デコーダ論理手段とを
有する電子マイクロプロセツサシステム用の分
岐論理システムであつて、(a)前記命令語デコー
ダ論理手段に含まれ所与のタイミングサイクル
中前記命令メモリから出力される分岐命令をデ
コードする分岐デコーダ手段と、(b)前記所与の
タイミングサイクル中における前記分岐デコー
ダ手段の分岐命令のデコーデイングに応答して
前記所与のタイミングサイクルに引き続くタイ
ミングサイクル中前記プログラムカウンタの内
容を前記命令メモリから出力される命令と変換
する手段とを備えた分岐論理システム。 (2) 数字データを記憶するデータメモリと、該デ
ータメモリに記憶されたデータに関して算術演
算オペレーシヨンを実行する演算ユニツトと、
命令を記憶する命令メモリと、該命令メモリを
アドレスするプログラムカウンタと、前記命令
メモリから出力される命令をデコードしかつ前
記演算ユニツトも含めてシステムを制御する命
令語デコーダ論理手段とを有する電子マイクロ
プロセツサシステムにおける分岐オペレーシヨ
ンを行なう方法であつて、(a)前記命令メモリか
ら分岐命令を読み出してデコードするステツプ
と、(b)前記命令メモリの出力を前記プログラム
カウンタへ接続するステツプと、(c)前記分岐命
令に引き続く命令を前記命令メモリから読み出
して前記プログラムカウンタへ入力するステツ
プとを含む方法。 (3) (a)数字データを記憶するデータメモリと、(b)
該データメモリに記憶される数字データに関し
て算術演算オペレーシヨンを実行する演算ユニ
ツトと、(c)前記データメモリから前記演算ユニ
ツトへのデータ転送制御も含めてシステムのオ
ペレーシヨンを制御する複数個の命令語を記憶
する命令メモリと、(d)該命令メモリをアドレス
するプログラムカウンタと、(e)前記命令メモリ
から出力される各命令語の少なくとも一部分に
応答して前記複数個の命令語の選択された１つ
の命令語に対して作動可信号を発生する第１デ
コーダ論理手段と、(f)該第１デコーダ論理手段
により作動可にされているとき前記命令メモリ
から出力される命令語を一時的に記憶する命令
語レジスタ手段と、(g)該命令語レジスタ手段へ
ロードされる前記複数個の命令語の前記選択さ
れた１つの命令語をデコードする第２デコーダ
論理手段と、(h)前記命令メモリ手段から出力さ
れる命令語をデコードする第３デコーダ論理手
段とを備えた電子マイクロプロセツサシステ
ム。 (4) 発生すべき制御信号を指示する複数個の命令
語を記憶する命令メモリを有する電子マイクロ
プロセツサシステムのオペレーシヨンを制御す
る制御信号の発生方法であつて、(a)前記命令メ
モリから命令語を出力するステツプと、(b)前記
命令メモリから出力される命令語の少なくとも
一部分をデコードしかつ前記命令メモリから出
力される選択された命令語に対して作動可信号
を発生するステツプと、(c)前記作動可信号が発
生される場合のみ命令語レジスタ内の前記命令
メモリから出力される命令語を一時的に記憶す
るステツプと、(d)前記命令語レジスタにロード
される選択された命令語をデコードしかつそれ
に応答して制御信号を発生するステツプと、(e)
前記命令メモリから出力される命令語をデコー
ドしかつそれに応答して制御信号を発生するス
テツプとを含む方法。 (5) 数字データを記憶するデータメモリと、該デ
ータメモリに記憶されるデータに関して算術演
算オペレーシヨンを実行する演算ユニツトと、
プログラムカウンタと、前記データメモリから
前記演算ユニツトへのデータ転送制御も含めて
マイクロプロセツサシステムのオペレーシヨン
を制御するものであつて前記プログラムカウン
タ内の命令語アドレスに従つてマイクロプロセ
ツサシステムの各命令サイクル毎に１つずつ出
力される複数個の命令語を記憶する命令メモリ
と、マイクロプロセツサシステムとキーボード
とをインターフエースするキーボード感知手段
とを有する電子マイクロプロセツサシステム用
のキーデバウンスシステムであつて、(a)前記感
知手段による前記キーボード上のキー押下の感
知に従つて発生されるものであつてマイクロプ
ロセツサシステムを制御して押下キーの指示す
る機能を行なう一組の命令語の第１アドレスで
ある始動命令語アドレスをロードするローデイ
ング手段と、(b)前記感知手段がキー押下を検出
してから、前記命令語の組内の最後の命令語が
出力され、かつ、複数個の前記命令サイクルを
有する予め選択された期間中前記感知手段によ
りキー押下が検出されなくなるまで、前記ロー
デイング手段を作動不可にする手段とを備えた
キーデバウンスシステム。 (6) システムの各命令サイクル毎に出力されるも
のであつてシステムのオペレーシヨンを制御す
る複数個の命令語を記憶する命令メモリを有す
る電子マイクロプロセツサシステムに接続され
たキーボードのキー押下デバウンシング方法で
あつて、(a)前記キーボードのキー押下を感知す
るステツプと、(b)前記キーボードの特定の押下
キーを指示する多ビツトコードをメモリにロー
ドするステツプと、(c)前記命令メモリに記憶さ
れる多ビツトコードに従つて前記命令メモリを
アドレスするステツプと、(d)システムを制御し
て特定の押下キーの指示するオペレーシヨンを
行なわせるための一組の命令語を読み出すステ
ツプと、(e)前記命令語の組の終りに向つて前記
メモリから読み出される特定の命令語の読み出
しを感知するステツプと、(f)前記命令メモリか
ら前記特定の命令が読み出されていてその後複
数個の命令サイクル中はキー押下が感知されな
い場合を除き、前記キーボードのその後のキー
押下に応答して前記命令メモリのアドレツシン
グを禁止するステツプとを含む方法。 (7) 第１および第２入力と、キヤリー入力と、前
記第１および第２入力を中間ノードへ接続する
第１の交差結合されたMOSトランジスタ対と、
前記中間ノードと前記キヤリー入力を出力ノー
ドへ接続する第２の交差結合されたMOSトラ
ンジスタ対と、前記中間および出力ノードをプ
リチヤージする手段とを備えた全加算器回路。
【表】
【表】 フト
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】 【図面の簡単な説明】
第１図は本発明を具体化できる手持型ポータブ
ル電子計算器の斜視図、第２図は本発明を具体化
した単一チツプ計算器システムの機能図、第３図
は本発明を具体化した単一チツプ計算器システム
の機能ブロツク図、第４ａ図および第４ｂ図は代
表的な形式で示した計算器システムのクロツク発
生器が発生するタイミング信号を示す図、第５ａ
図および第５ｂ図は計算器システムのデータメモ
リレジスタに記憶されるデータ語の形式とROM
内の命令語に使用されるマスクコードおよびこれ
ら種々のマスクとデータ語との関係を示す図、第
６ａ図から第６ｈ図は表に挙げた種々の命令語
の形式を示す図、第７ａ図および第７ｂ図はセグ
メント区分されたデイスプレイおよび計算器シス
テムとの相互接続方法を示す図、第８ａ図および
第８ｂ図はシステムのプログラムカウンタの論理
回路図、第９図は命令語デコーダ論理の
RETURN，DONE，CALLおよび命令の分岐群
をデコードする部分の論理回路図、第１０図は命
令語デコーダ論理のフラツグ命令をデコードする
部分の論理回路図、第１１図は命令語デコーダ論
理のマスク発生器部分の論理回路図、第１２図は
命令語デコーダ論理の大部分のレジスタオペレー
シヨン命令およびいくつかの算術演算命令のデコ
ーデイングに使用される部分の論理回路図、第１
３図はレジスタＡ―ＤとＭ、レジスタ入力制御論
理回路、演算ユニツト、および演算ユニツト入力
制御回路の詳細ブロツク図、第１４図は計算器の
データメモリに使用されるレジスタの論理回路
図、第１５図はレジスタ入力論理の論理回路図、
第１６図は演算ユニツトのＡ入力制御回路の論理
回路図、第１７図は演算ユニツトのＢ入力制御回
路の論理回路図、第１８図は演算ユニツトの論理
回路図、第１９図はプログラムカウンタの制御信
号を発生する命令語レジスタ制御回路の論理回路
図、第２０図は計算器の分岐論理、条件コードラ
ツチ、分岐ラツチ、コールラツチおよび命令語レ
ジスタ部分の論理回路図、第２１図はキヤリーラ
ツチおよび計算器の分岐論理部分の論理回路図、
第２２図および第２３図は計算器のフラツグラツ
チの論理回路図、第２４図はキーボードバツフア
の論理回路図、第２５図はキーボードでプログラ
ムされる論理アレイの論理回路図、第２６図はキ
ーボードラツチおよびデバウンス論理の論理回路
図、第２７図は（キーボードラツチからプログラ
ムカウンタへの挿入）論理の論理回路図、第２８
図および第２９図は計算器のデイスプレイシステ
ムの論理回路図、第３０図は本発明の一部分に従
つた加算器の回路図、第３１図は第３０図の加算
器回路の真理値表図、第３２図は第３０図の加算
器回路のより完全な回路図、第３３図は第２２図
に生ずる信号の電圧対時間のグラフ表現図であ
る。

Claims (1)

  1. 【特許請求の範囲】 １ 数値データを蓄積するためのデータメモリ
    と、 上記データメモリに蓄積された数値データによ
    り計算操作を行うための計算ユニツトと、 複数の命令語を蓄積するための命令メモリ、上
    記命令語は、上記データメモリから上記計算ユニ
    ツトへのデータの移送を制御することを含んで、
    上記システムの操作を制御するものであり、 命令メモリをアドレスするためのプログラムカ
    ウンタ、 上記命令メモリからの命令語をデコードするた
    めのデコーダ・ロジツク手段： を有する電子データシステムであつて； 駆動信号に応じて、上記命令メモリから出力さ
    れる命令語を一時的に蓄積するための命令語レジ
    スタ手段、 上記デコーダ・ロジツク手段は、第１デコー
    ダ・ロジツク手段と、第２デコーダ・ロジツク手
    段と、第３デコーダ・ロジツク手段とを有し、 上記第１デコーダ・ロジツク手段は、上記命令
    メモリより出力された各命令語の少なくとも一部
    分に応答して、上記命令メモリに蓄積される複数
    の命令語のうち、出力される命令語の直後のアド
    レス位置に分岐アドレス命令を従えた命令語以外
    の命令語を選択するための上記駆動信号を発生す
    るものとし、 上記第２デコーダ・ロジツク手段は、上記命令
    語レジスタ手段へ選択されてロードされた命令語
    をデコードして上記計算ユニツトを制御する制御
    信号を出力するものとし、 上記第３デコーダ・ロジツク手段は、上記命令
    メモリから出力された命令語であつて、上記命令
    語レジスタ手段へロードされなかつた命令語をデ
    コードして上記プログラムカウンタを制御する制
    御信号を出力するものとし、更に上記駆動信号に
    応じて、上記命令メモリから命令語レジスタ手段
    に命令語がロードされない間、上記命令語レジス
    タ手段にノーオペレイシヨン命令を出力する命令
    語レジスタ制御手段、 とを有することを特徴とする電子データ処理シス
    テム。
JP15590986A 1977-02-09 1986-07-02 選択的にロード可能なレジスタを有する電子計算機又はマイクロプロセッサ Granted JPS63113657A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US76699877A 1977-02-09 1977-02-09
US766998 1977-02-09

Publications (2)

Publication Number Publication Date
JPS63113657A JPS63113657A (ja) 1988-05-18
JPH0222412B2 true JPH0222412B2 (ja) 1990-05-18

Family

ID=25078171

Family Applications (2)

Application Number Title Priority Date Filing Date
JP61155910A Granted JPS63118857A (ja) 1977-02-09 1986-07-02 電子マイクロプロセッサのキーデバウンス装置
JP15590986A Granted JPS63113657A (ja) 1977-02-09 1986-07-02 選択的にロード可能なレジスタを有する電子計算機又はマイクロプロセッサ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP61155910A Granted JPS63118857A (ja) 1977-02-09 1986-07-02 電子マイクロプロセッサのキーデバウンス装置

Country Status (1)

Country Link
JP (2) JPS63118857A (ja)

Also Published As

Publication number Publication date
JPS63113657A (ja) 1988-05-18
JPH0133863B2 (ja) 1989-07-17
JPS63118857A (ja) 1988-05-23

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