JPS6218948B2 - - Google Patents
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- Publication number
- JPS6218948B2 JPS6218948B2 JP53023417A JP2341778A JPS6218948B2 JP S6218948 B2 JPS6218948 B2 JP S6218948B2 JP 53023417 A JP53023417 A JP 53023417A JP 2341778 A JP2341778 A JP 2341778A JP S6218948 B2 JPS6218948 B2 JP S6218948B2
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- JP
- Japan
- Prior art keywords
- data
- buffer
- memory
- buffer memory
- machine cycle
- Prior art date
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- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ通信システムにおける通信制
御装置のマイクロプログラム制御方式に関し、特
にバツフアメモリへのデータ書込動作および回線
端末装置へのデータ送出動作におけるマイクロプ
ログラムデータバツフア制御方式に関する。
御装置のマイクロプログラム制御方式に関し、特
にバツフアメモリへのデータ書込動作および回線
端末装置へのデータ送出動作におけるマイクロプ
ログラムデータバツフア制御方式に関する。
データ通信システムは、通常第１図に示すよう
に通信制御装置（CCU）１０３は、複数のデー
タ回線１０４−１〜１０４−ｎとデータチヤネル
装置（DCH）１０２との間に設けられている。
また中央制御装置（CC）１００は、データチヤ
ネル装置（DCH）１０２を介して前記通信制御
装置（CCU）１０３に対し、データ回線１０４
−１〜１０４−ｎのうち選択された１つのデータ
回線と主記憶装置（MM）１０１間の情報送受信
動作を指示する。通信制御装置（CCU）１０３
は、送受信データおよび制御情報を蓄積するバツ
フアメモリを有している。このバツフアメモリへ
のデータを書込む場合、まず最初のマシンサイク
ルで書込むべきアドレスを設定し、次にバツフア
メモリへデータを送出すると共に該バツフアメモ
リへ書込み指示を行い、書込み動作を実行させ
る。
に通信制御装置（CCU）１０３は、複数のデー
タ回線１０４−１〜１０４−ｎとデータチヤネル
装置（DCH）１０２との間に設けられている。
また中央制御装置（CC）１００は、データチヤ
ネル装置（DCH）１０２を介して前記通信制御
装置（CCU）１０３に対し、データ回線１０４
−１〜１０４−ｎのうち選択された１つのデータ
回線と主記憶装置（MM）１０１間の情報送受信
動作を指示する。通信制御装置（CCU）１０３
は、送受信データおよび制御情報を蓄積するバツ
フアメモリを有している。このバツフアメモリへ
のデータを書込む場合、まず最初のマシンサイク
ルで書込むべきアドレスを設定し、次にバツフア
メモリへデータを送出すると共に該バツフアメモ
リへ書込み指示を行い、書込み動作を実行させ
る。
１マシンサイクルで書込み動作出来る高速バツ
フアメモリも現在開発されているが非常に高価な
ので、低速ではあるが経済性、集積性に優れてい
るバツフアメモリが一般に用いられており、その
ため書込み動作に数マシンサイクルを費さなけれ
ばならない。
フアメモリも現在開発されているが非常に高価な
ので、低速ではあるが経済性、集積性に優れてい
るバツフアメモリが一般に用いられており、その
ため書込み動作に数マシンサイクルを費さなけれ
ばならない。
さらに、データ回線へのデータ送信動作におい
て、データ回線側の転送速度が通信制御装置内の
処理速度に較べて大変遅いので、回線制御部へ送
信データと送信指示を送出しても該回線制御部は
送信動作に数マシンサイクルの時間を要するのが
現状であつた。
て、データ回線側の転送速度が通信制御装置内の
処理速度に較べて大変遅いので、回線制御部へ送
信データと送信指示を送出しても該回線制御部は
送信動作に数マシンサイクルの時間を要するのが
現状であつた。
従つて、マイクロプログラム制御による通信制
御装置では、バツフアメモリ書込動作およびデー
タ送信動作が頻繁に行なわれるため、両動作それ
ぞれが数マシンサイクルを要することは該通信制
御装置の処理能力を大幅に低下させることとな
る。
御装置では、バツフアメモリ書込動作およびデー
タ送信動作が頻繁に行なわれるため、両動作それ
ぞれが数マシンサイクルを要することは該通信制
御装置の処理能力を大幅に低下させることとな
る。
本発明の目的は、バツフアメモリへのデータ書
込動作および回線端末装置へのデータ送信動作に
おいて、該２つの動作を実行するための制御処理
をそれぞれ１マシンサイクルで行わせるように構
成することにより上記欠点を解決し、通信制御装
置の処理能力を高めたマイクロプログラムデータ
バツフア制御方式を提供することにある。
込動作および回線端末装置へのデータ送信動作に
おいて、該２つの動作を実行するための制御処理
をそれぞれ１マシンサイクルで行わせるように構
成することにより上記欠点を解決し、通信制御装
置の処理能力を高めたマイクロプログラムデータ
バツフア制御方式を提供することにある。
本発明のマイクロプログラムデータバツフア制
御方式は、通信制御装置においてデータの一時保
持用レジスタをバツフアメモリへの書込データバ
ツフアおよび回線端末装置への送信データバツフ
アとして共用し、メモリ書込みデータを上記レジ
スタに格納し、かつメモリへの書込指示動作およ
び回線端末装置へのデータを上記レジスタに格納
しかつデータ送出指示動作を、それぞれ１マシン
サイクルで行い、メモリ書込み動作および回線端
末装置へのデータ送出動作を行うことを特徴とす
る。
御方式は、通信制御装置においてデータの一時保
持用レジスタをバツフアメモリへの書込データバ
ツフアおよび回線端末装置への送信データバツフ
アとして共用し、メモリ書込みデータを上記レジ
スタに格納し、かつメモリへの書込指示動作およ
び回線端末装置へのデータを上記レジスタに格納
しかつデータ送出指示動作を、それぞれ１マシン
サイクルで行い、メモリ書込み動作および回線端
末装置へのデータ送出動作を行うことを特徴とす
る。
〔実施例〕
次に本発明によるマイクロプログラムデータバ
ツフア制御方式の一実施例を説明する。なお、第
２図は、通信制御装置の構成ブロツクを示した図
である。
ツフア制御方式の一実施例を説明する。なお、第
２図は、通信制御装置の構成ブロツクを示した図
である。
まず最初にデータチヤネル装置（DCH）より
送られてきたデータをバツフアメモリ（BM）へ
書込む一連の動作を第２図および第３図を参照し
て説明する。
送られてきたデータをバツフアメモリ（BM）へ
書込む一連の動作を第２図および第３図を参照し
て説明する。
データチヤネル装置（DCH）より送られてき
たデータは、まず入出力データバツフア（IOB）
２００に入力される。論理演算部（ALU）２０
１はデータチヤネル装置（DCH）よりデータを
受信したことを知ると１マシンサイクルで該デー
タを蓄積すべきバツフアメモリ（BM）２０３上
のアドレスを作成しメモリアドレスレジスタ
（MAR）２０２に設定する（第３図Ａ）。次に１
マシンサイクルで論理演算部（ALU）２０１は
該入出力データバツフア（IOB）２００からの受
信データをオペランドバス（PB）２０７を介し
て該論理演算部（ALU）２０１内に引き取り、
必要に応じて論理演算を施し、その結果をリザル
トバス（RB）２０８を介してデータバツフア
（DB）２０４に入力する（第３図Ｂ）。バツフア
メモリ（BM）２０３は、データバツフア（DB）
２０４に該データが入力されるマシンサイクル時
に前記論理演算部（ALU）２０１からバツフア
メモリ制御２０９を介して書込み動作指示を受け
る（第３図Ｃ）。バツフアメモリ（BM）２０３
の制御回路（図示せず）はこの書込み動作指示に
より起動され、次マシンサイクルよりデータバツ
フア（DB）２０４の内容をメモリアドレスレジ
スタ（MAR）２０２で指定されるアドレスに蓄
積する。この書込み動作は前記バツフアメモリ
（BM）２０３の制御回路が自律的に動作するの
で論理演算部（ALU）２０１等は全く別の動作
を同時に行うことが出来る。通常バツフアメモリ
（BM）２０３への書込み動作は２マシンサイク
ルで行われるため連続して書込み動作が実行され
てもこの間に他の処理、例えばメモリアドレスレ
ジスタ（MAR）２０２を書替える動作等が入る
ので待合せサイクルを作ることはない（第３図
Ｄ，Ｅ）。
たデータは、まず入出力データバツフア（IOB）
２００に入力される。論理演算部（ALU）２０
１はデータチヤネル装置（DCH）よりデータを
受信したことを知ると１マシンサイクルで該デー
タを蓄積すべきバツフアメモリ（BM）２０３上
のアドレスを作成しメモリアドレスレジスタ
（MAR）２０２に設定する（第３図Ａ）。次に１
マシンサイクルで論理演算部（ALU）２０１は
該入出力データバツフア（IOB）２００からの受
信データをオペランドバス（PB）２０７を介し
て該論理演算部（ALU）２０１内に引き取り、
必要に応じて論理演算を施し、その結果をリザル
トバス（RB）２０８を介してデータバツフア
（DB）２０４に入力する（第３図Ｂ）。バツフア
メモリ（BM）２０３は、データバツフア（DB）
２０４に該データが入力されるマシンサイクル時
に前記論理演算部（ALU）２０１からバツフア
メモリ制御２０９を介して書込み動作指示を受け
る（第３図Ｃ）。バツフアメモリ（BM）２０３
の制御回路（図示せず）はこの書込み動作指示に
より起動され、次マシンサイクルよりデータバツ
フア（DB）２０４の内容をメモリアドレスレジ
スタ（MAR）２０２で指定されるアドレスに蓄
積する。この書込み動作は前記バツフアメモリ
（BM）２０３の制御回路が自律的に動作するの
で論理演算部（ALU）２０１等は全く別の動作
を同時に行うことが出来る。通常バツフアメモリ
（BM）２０３への書込み動作は２マシンサイク
ルで行われるため連続して書込み動作が実行され
てもこの間に他の処理、例えばメモリアドレスレ
ジスタ（MAR）２０２を書替える動作等が入る
ので待合せサイクルを作ることはない（第３図
Ｄ，Ｅ）。
次にバツフアメモリ（BM）２０３よりの読取
りデータをデータ回線へ送出する動作について説
明する。
りデータをデータ回線へ送出する動作について説
明する。
論理演算部（ALU）２０１は、送信すべきデ
ータが蓄積されているバツフアメモリ（BM）２
０３のアドレスを作成しメモリアドレスレジスタ
（MAR）２０２に設定する。論理演算部
（ALU）２０１は次マシンサイクルでバツフアメ
モリ（BM）２０３からデータを読出し、該論理
演算部（ALU）２０１内に引き取り、該データ
に対し必要に応じて論理演算を施し、その結果を
リザルトバス（RB）２０８を介してデータバツ
フア（DB）２０４に入力する。該マシンサイク
ル内で論理演算部（ALU）２０１は回線制御部
（LC）２０５を選択し、かつ回線制御部制御線２
１０を介して送信動作指示を送出する。該回線制
御部（LC）２０５は送信動作指示を受けて自律
的に次マシンサイクルで送信動作を開始する。こ
の送信動作に必要なマイクロプログラム実行は送
信データ設定と送信動作指示を行う送信制御処理
の１マシンサイクルで済ませることができる。回
線制御部（LC）２０５の送信動作は、上記送信
動作指示を受けてから通常数マシンサイクル費す
ので、連続して送信動作指示を行うことは出来な
いが、実際には、送信後の後処理を行う動作が入
るためマシンサイクル毎に連続して送信動作指示
をすることはなく、上記欠点は問題にならない。
ータが蓄積されているバツフアメモリ（BM）２
０３のアドレスを作成しメモリアドレスレジスタ
（MAR）２０２に設定する。論理演算部
（ALU）２０１は次マシンサイクルでバツフアメ
モリ（BM）２０３からデータを読出し、該論理
演算部（ALU）２０１内に引き取り、該データ
に対し必要に応じて論理演算を施し、その結果を
リザルトバス（RB）２０８を介してデータバツ
フア（DB）２０４に入力する。該マシンサイク
ル内で論理演算部（ALU）２０１は回線制御部
（LC）２０５を選択し、かつ回線制御部制御線２
１０を介して送信動作指示を送出する。該回線制
御部（LC）２０５は送信動作指示を受けて自律
的に次マシンサイクルで送信動作を開始する。こ
の送信動作に必要なマイクロプログラム実行は送
信データ設定と送信動作指示を行う送信制御処理
の１マシンサイクルで済ませることができる。回
線制御部（LC）２０５の送信動作は、上記送信
動作指示を受けてから通常数マシンサイクル費す
ので、連続して送信動作指示を行うことは出来な
いが、実際には、送信後の後処理を行う動作が入
るためマシンサイクル毎に連続して送信動作指示
をすることはなく、上記欠点は問題にならない。
本発明は、以上説明すたように通信制御装置に
おいて、実行頻度の高いバツフアメモリ書込み動
作および回線端末装置へのデータ送信動作の制御
処理をそれぞれ１マシンサイクルで行わせしめ処
理能力をいちじるしく高める効果がある。
おいて、実行頻度の高いバツフアメモリ書込み動
作および回線端末装置へのデータ送信動作の制御
処理をそれぞれ１マシンサイクルで行わせしめ処
理能力をいちじるしく高める効果がある。
第１図は、データ通信システムの構成を示した
ブロツク図、第２図は、本発明の通信制御装置の
一実施例の構成を示すブロツク図、第３図は第２
図の動作説明図である。 １００……中央制御装置、１０１……主記憶装
置、１０２……データチヤネル装置、１０３……
通信制御装置、１０４−１〜１０４−ｎ……デー
タ回線、２００……入出力データバツフア、２０
１……論理演算部、２０２……メモリアドレスレ
ジスタ、２０３……バツフアメモリ、２０４……
データバツフア、２０５……回線制御部、２０６
……変復調部、２０７……オペランドバス、２０
８……リザルドバス、２０９……バツフアメモリ
制御線、２１０……回線制御部制御線。
ブロツク図、第２図は、本発明の通信制御装置の
一実施例の構成を示すブロツク図、第３図は第２
図の動作説明図である。 １００……中央制御装置、１０１……主記憶装
置、１０２……データチヤネル装置、１０３……
通信制御装置、１０４−１〜１０４−ｎ……デー
タ回線、２００……入出力データバツフア、２０
１……論理演算部、２０２……メモリアドレスレ
ジスタ、２０３……バツフアメモリ、２０４……
データバツフア、２０５……回線制御部、２０６
……変復調部、２０７……オペランドバス、２０
８……リザルドバス、２０９……バツフアメモリ
制御線、２１０……回線制御部制御線。
Claims (1)
- 【特許請求の範囲】 １ 回線端末装置への送信データをバツフアメモ
リに格納するための書込動作および格納されたデ
ータを読出して回線端末装置に送出するためのデ
ータ送出動作をマイクロプログラム制御によつて
行う通信制御装置において、 前記書込みおよび送出の両動作に共用して使わ
れるデータバツフアと、 アドレス設定の後、マイクロプログラムの１マ
シンサイクルでバツフアメモリへの書込みデータ
を前記データバツフアに格納しかつメモリ書込み
指示を行い、またマイクロプログラムの１マシン
サイクルでバツフアメモリから読み出され論理演
算部へ入力された回線端末装置へのデータを前記
データバツフアに格納しかつ上記回線端末装置へ
データ送出指示を行う論理演算部と、 該論理演算部からのメモリ書込み指示により起
動され、該メモリ書込み指示の次のマシンサイク
ル以後自律的に前記データバツフアに保持されて
いるデータを記憶するバツフアメモリと、 該論理演算部からの送信動作指示により起動さ
れ、該送信動作指示の次以後のマシンサイクルで
自律的に前記データバツフアに保持されているデ
ータを該当する回線へ送出する回線制御部と、 を有することを特徴とするマイクロプログラム
データバツフア制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2341778A JPS54115036A (en) | 1978-02-28 | 1978-02-28 | Control system for microprogram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2341778A JPS54115036A (en) | 1978-02-28 | 1978-02-28 | Control system for microprogram |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54115036A JPS54115036A (en) | 1979-09-07 |
| JPS6218948B2 true JPS6218948B2 (ja) | 1987-04-25 |
Family
ID=12109913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341778A Granted JPS54115036A (en) | 1978-02-28 | 1978-02-28 | Control system for microprogram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54115036A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59206935A (ja) * | 1983-05-11 | 1984-11-22 | Mitsubishi Electric Corp | 通信制御処理装置 |
| JPS607521A (ja) * | 1983-06-25 | 1985-01-16 | Nec Corp | フアイルメモリ制御方式 |
| JPS6330942A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | マイクロプログラム走行履歴表示方式 |
-
1978
- 1978-02-28 JP JP2341778A patent/JPS54115036A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54115036A (en) | 1979-09-07 |
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