JPS6219010Y2 - - Google Patents
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- Publication number
- JPS6219010Y2 JPS6219010Y2 JP8754181U JP8754181U JPS6219010Y2 JP S6219010 Y2 JPS6219010 Y2 JP S6219010Y2 JP 8754181 U JP8754181 U JP 8754181U JP 8754181 U JP8754181 U JP 8754181U JP S6219010 Y2 JPS6219010 Y2 JP S6219010Y2
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- JP
- Japan
- Prior art keywords
- circuit
- voltage
- negative feedback
- tuning
- output
- Prior art date
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- Expired
Links
- 238000009499 grossing Methods 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 6
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Description
【考案の詳細な説明】
本考案は周波数シンセサイザ等のデイジタル選
局回路における低域通過回路の改良に関するもの
である。
局回路における低域通過回路の改良に関するもの
である。
第１図に従来の電子同調チユーナを使用する周
波数シンセサイザ等のデイジタル選局回路の一部
を示し、図において、１は受信信号（図示せず）
と基準信号（図示せず）との位相の比較を行う位
相比較器、２はこの位相比較器１の出力端子、２
６はこの位相比較器１に接続された平滑抵抗７と
平滑コンデンサ８とからなる平滑回路、１０はベ
ース抵抗９を介して上記平滑回路２６に接続され
たインピーダンス変換回路としてのダーリントン
接続トランジスタ、１５はダーリントン接続トラ
ンジスタ１０のコレクタ抵抗、１２，１３はダー
リントン接続の後段トランジスタのエミツタに接
続された第１、第２分圧抵抗、１４はベースに両
抵抗１２，１３の分圧電圧が印加される増幅トラ
ンジスタ、１６，１７は該増幅トランジスタ１４
のコレクタに接続された第１、第２のコレクタ抵
抗であり、以上の回路要素１２〜１７により増幅
回路２７を形成している。２８は第１、第２コン
デンサ１８，１９および抵抗２０からなる負帰還
回路、４は電源端子であり、３はこれらの回路要
素２６，１０，２７，２８からなる低域通過回路
（以下LPFと称す）である。また５は同調電圧印
加端子６を介して上記LPF３の同調電圧出力が印
加される電子同調チユーナである。
波数シンセサイザ等のデイジタル選局回路の一部
を示し、図において、１は受信信号（図示せず）
と基準信号（図示せず）との位相の比較を行う位
相比較器、２はこの位相比較器１の出力端子、２
６はこの位相比較器１に接続された平滑抵抗７と
平滑コンデンサ８とからなる平滑回路、１０はベ
ース抵抗９を介して上記平滑回路２６に接続され
たインピーダンス変換回路としてのダーリントン
接続トランジスタ、１５はダーリントン接続トラ
ンジスタ１０のコレクタ抵抗、１２，１３はダー
リントン接続の後段トランジスタのエミツタに接
続された第１、第２分圧抵抗、１４はベースに両
抵抗１２，１３の分圧電圧が印加される増幅トラ
ンジスタ、１６，１７は該増幅トランジスタ１４
のコレクタに接続された第１、第２のコレクタ抵
抗であり、以上の回路要素１２〜１７により増幅
回路２７を形成している。２８は第１、第２コン
デンサ１８，１９および抵抗２０からなる負帰還
回路、４は電源端子であり、３はこれらの回路要
素２６，１０，２７，２８からなる低域通過回路
（以下LPFと称す）である。また５は同調電圧印
加端子６を介して上記LPF３の同調電圧出力が印
加される電子同調チユーナである。
次に動作について説明する。
位相比較器１の出力電圧は平滑回路２６により
平滑される。この平滑回路２６はエミツタホロワ
となつているダーリントン接続トランジスタ１０
によりインピーダンス整合がとられている。そし
てその出力電圧は第１，第２分圧抵抗１２，１３
により分圧された後、増幅トランジスタ１４によ
り増幅され、その増幅出力の一部は負帰還回路２
８により負帰還されて増幅回路２７の増幅度が制
御され、該増幅回路２７の出力はLPF３の同調電
圧出力として電子同調チユーナ５に出力される。
平滑される。この平滑回路２６はエミツタホロワ
となつているダーリントン接続トランジスタ１０
によりインピーダンス整合がとられている。そし
てその出力電圧は第１，第２分圧抵抗１２，１３
により分圧された後、増幅トランジスタ１４によ
り増幅され、その増幅出力の一部は負帰還回路２
８により負帰還されて増幅回路２７の増幅度が制
御され、該増幅回路２７の出力はLPF３の同調電
圧出力として電子同調チユーナ５に出力される。
ところで、電子同調チユーナ５のΔｆ／ΔＶ、
即ち同調電圧Ｖの微小変化分Δｖに対する周波数
ｆの変化Δｆは一様ではなく、同調電圧ｖが高く
なるほどΔｆ／Δｖが小さくなることが知られて
おり、一方、LPF３のゲインは一定であるため、
デイジタル選局回路を閉ループとして見た場合、
そのループゲインは同調周波数もしくは同調電圧
により変化してしまう。即ち、同調電圧が高くな
ればなるほど上記ループゲインが小さくなり、こ
のループゲインの変化が特に選局過渡時において
好ましくない現象を起こすこととなり、例えば、
低い同調電圧で適当なゲインになるようにLPF３
の定数を設定すると、高い同調電圧が印加された
時、該デイジタル選局回路ではループゲインが不
足し選局過渡時に振動モードが発生することとな
つた。またその対策としてループゲインを高くす
ると発振現象を呈したりするという問題点があつ
た。
即ち同調電圧Ｖの微小変化分Δｖに対する周波数
ｆの変化Δｆは一様ではなく、同調電圧ｖが高く
なるほどΔｆ／Δｖが小さくなることが知られて
おり、一方、LPF３のゲインは一定であるため、
デイジタル選局回路を閉ループとして見た場合、
そのループゲインは同調周波数もしくは同調電圧
により変化してしまう。即ち、同調電圧が高くな
ればなるほど上記ループゲインが小さくなり、こ
のループゲインの変化が特に選局過渡時において
好ましくない現象を起こすこととなり、例えば、
低い同調電圧で適当なゲインになるようにLPF３
の定数を設定すると、高い同調電圧が印加された
時、該デイジタル選局回路ではループゲインが不
足し選局過渡時に振動モードが発生することとな
つた。またその対策としてループゲインを高くす
ると発振現象を呈したりするという問題点があつ
た。
本考案は以上のような従来のものの問題点を除
去するためになされたもので、上記LPFの負帰還
回路の負帰還量を同調電圧によつて減少させる負
帰還量減少回路を設けることによつて、選局過渡
時の好ましくない振動モードおよび発振現象を除
去することのできるデイジタル選局回路のLPFを
提供することを目的としている。
去するためになされたもので、上記LPFの負帰還
回路の負帰還量を同調電圧によつて減少させる負
帰還量減少回路を設けることによつて、選局過渡
時の好ましくない振動モードおよび発振現象を除
去することのできるデイジタル選局回路のLPFを
提供することを目的としている。
以下この考案の一実施例を図について説明す
る。
る。
第２図は本考案の一実施例を示し、図において
第１図と同一符号は第１図と同じものを示す。
第１図と同一符号は第１図と同じものを示す。
２２，２３はLPF３の出力端子とアース間に接
続されたベースバイアス用の第３，第４抵抗、２
５はベースに両抵抗２２，２３の分圧電圧が印加
されるトランジスタ、２４は該トランジスタ２５
のコレクタと上記負帰還回路２８の第２コンデン
サ１９と抵抗２０の接続点との間に接続されたコ
ンデンサであり、以上の回路要素２２〜２５によ
りLPF３の出力電圧が所定電圧以上となつたとき
負帰還回路２８の負帰還量を減少させる負帰還量
減少回路２１を形成している。
続されたベースバイアス用の第３，第４抵抗、２
５はベースに両抵抗２２，２３の分圧電圧が印加
されるトランジスタ、２４は該トランジスタ２５
のコレクタと上記負帰還回路２８の第２コンデン
サ１９と抵抗２０の接続点との間に接続されたコ
ンデンサであり、以上の回路要素２２〜２５によ
りLPF３の出力電圧が所定電圧以上となつたとき
負帰還回路２８の負帰還量を減少させる負帰還量
減少回路２１を形成している。
次に動作について説明する。
LPF３の出力である同調電圧が所定電圧以下の
ときは、これを第３，第４抵抗２２，２３で分圧
して得られる電圧はトランジスタ２５のベース・
エミツタ間電圧を越えないため、該トランジスタ
２５はオフのままであり、このため従来と同様の
動作を行う。
ときは、これを第３，第４抵抗２２，２３で分圧
して得られる電圧はトランジスタ２５のベース・
エミツタ間電圧を越えないため、該トランジスタ
２５はオフのままであり、このため従来と同様の
動作を行う。
逆に上記同調電圧が上記所定電圧を越えた場合
は、上記トランジスタ２５はオンされる。すると
LPF３の負帰還回路２８により帰還される帰還量
の一部は負帰還回路２８の第２コンデンサ１９お
よび負帰還量減少回路２１のコンデンサ２４の容
量により決定される量だけトランジスタ２５を通
つてバイパスされ、グランドに落ちる。その結果
負帰還回路２８の負帰還量が減少することにな
り、LPF３のみかけのゲインが高くなる。
は、上記トランジスタ２５はオンされる。すると
LPF３の負帰還回路２８により帰還される帰還量
の一部は負帰還回路２８の第２コンデンサ１９お
よび負帰還量減少回路２１のコンデンサ２４の容
量により決定される量だけトランジスタ２５を通
つてバイパスされ、グランドに落ちる。その結果
負帰還回路２８の負帰還量が減少することにな
り、LPF３のみかけのゲインが高くなる。
以上のように、本考案に係るデイジタル選局回
路のLPFによれば、従来のLPFに新たに負帰還量
減少回路を設け、同調電圧が所定電圧以上になれ
ば負帰還を減少させて、LPFのみかけのゲインを
大きくするようにしたので、デイジタル選局回路
の選局過渡時における振動モードあるいは発振現
象を除去することができる。
路のLPFによれば、従来のLPFに新たに負帰還量
減少回路を設け、同調電圧が所定電圧以上になれ
ば負帰還を減少させて、LPFのみかけのゲインを
大きくするようにしたので、デイジタル選局回路
の選局過渡時における振動モードあるいは発振現
象を除去することができる。
第１図は従来のデイジタル選局回路のLPFの回
路図、第２図は本考案の一実施例によるデイジタ
ル選局回路のLPFの回路図である。 １０……ダーリントン接続トランジスタ（イン
ピーダンス変換回路）、２１……負帰還量減少回
路、２６……平滑回路、２７……増幅回路、２８
……負帰還回路、なお、図中同一符号は同一また
は相当部分を示す。
路図、第２図は本考案の一実施例によるデイジタ
ル選局回路のLPFの回路図である。 １０……ダーリントン接続トランジスタ（イン
ピーダンス変換回路）、２１……負帰還量減少回
路、２６……平滑回路、２７……増幅回路、２８
……負帰還回路、なお、図中同一符号は同一また
は相当部分を示す。
Claims (1)
- 位相比較器の出力を入力とし電子同調チユーナ
の同調電圧を出力するデイジタル選局回路の低域
通過回路であつて、入力電圧を平滑する平滑回路
と、この平滑回路の出力のインピーダンス変換を
行うインピーダンス変換回路と、このインピーダ
ンス変換回路の出力の増幅を行い上記同調電圧を
出力する増幅回路と、この増幅回路の出力電圧の
負帰還を行う負帰還回路と、この負帰還回路の負
帰還量を上記増幅回路の出力電圧が所定電圧以上
となつたとき減少させる負帰還量減少回路とを備
えたことを特徴とするデイジタル選局回路の低域
通過回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8754181U JPS6219010Y2 (ja) | 1981-06-12 | 1981-06-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8754181U JPS6219010Y2 (ja) | 1981-06-12 | 1981-06-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57198142U JPS57198142U (ja) | 1982-12-16 |
| JPS6219010Y2 true JPS6219010Y2 (ja) | 1987-05-15 |
Family
ID=29882743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8754181U Expired JPS6219010Y2 (ja) | 1981-06-12 | 1981-06-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6219010Y2 (ja) |
-
1981
- 1981-06-12 JP JP8754181U patent/JPS6219010Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57198142U (ja) | 1982-12-16 |
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