JPS62190740A - ゲ−トアレイ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイ集積回路に関し、特に読出／′書
込記憶回路を含むゲートアレイ大規模集積回路に関する
。

〔従来の技術〕

ゲートアレイ大規模集積回路を利用して論理回路を設計
する場合、設計規模あるいは読出／書込記憶回路の使用
の有無により最適なゲートアレイ大規模集積回路を使用
して設計が行われる。

すなわち、通常、ゲートアレイ大規模集積回路を使用し
設計を行う場合論理回路群の設計に必要なセル数、入出
力端子数および読出／書込記憶回路の有無等が検討対象
となり、それらを満足する最適なゲートアレイ大規模集
積回路が選択される。

従来、目的とする論理回路に対し最適規模の市販のゲー
トアレイ大規模集積回路が見当らない場合、より大規模
なゲートアレイ大規模集積回路を使用して設計が行われ
ていた。

〔発明が解決しようとする問題点〕

しかしながら、上述のように目的とする論理回路より大
規模なゲートアレイ大規模集積回路を使用して設計した
ものは、むだが生じているという欠点がある。また、目
的の論理回路より小規模なゲートアレイ集積回路を使用
して設計する場合は、機能を削減して複数個のゲートア
レイを設計する必要が生じる欠点がある。

例えば、ｍピッ１〜幅しジスタ回路３個を含む論理回路
群をグー１ヘアレイ大規模集積回路を使用して設計する
場合を示す。最初に選択したゲートアレ、イ大規模集積
回路を使用して見積り計算を行なった時、セル数がｍピ
ッ１〜幅しジスタ回路１個分以下のセル数不足が生じた
時、その解決策として■さらに大規模なゲーＩ・アレイ
大規模集積回路の使用 ■ｍビット幅のレジスタ回路１個分を削除のいずれかが
行なわれていた。

しかし、■にするには原価も高くなり、またセルのムダ
が多すぎる。

■にするには削除したレジスタ回路を外付は回路として
設計する必要があり、また完全に削除することにより機
能低下となる欠点があった。

本発明は、上記のような従来技術の欠点を改善するため
、読出／書込記憶回路を必要としないがレジスタ回路を
必要とする論理回路群をゲートアレイ集積回路を使用し
て設計を行う場合、グー１〜アレイ集積回路にレジスタ
回路の代替として２つの読出／書込記憶回路を構成し、
常時選択されている読出／書込記憶回路側にチェック回
路を付加し、エラー検出時に他方の読出／書込記憶回路
を自動的に選択する選択回路を付加した設計をすること
により、市販のゲートアレイ集積回路を使用してムダな
く設計され、かつ信頼性の高いゲートアレイ集積回路を
提供するものである。

〔問題点を解決するための手段〕

本発明のゲートアレイ集積回路は、セラ１〜信号により
入力データ信号を入力する］または複数のレジスタ回路
と、前記入力データ信号を書込み信号により固定アドレ
スに書込む第１および第２の読出／書込記憶回路と、前
記第１の読出／書込記憶回路の出力信号に誤りがない時
は前記トジスタ回路または前記第１の記憶回路がらの出
力信号のいずれかを出力し前記第１の読出／書込記憶回
路の出力信号に誤りがある時は前記レジスタ回路または
前記第２の記憶回路からの出力信号のいずれかを出力す
る選択回路を含んで構成される。

ｒ実施例〕 次に、本発明の実施例を図面を参照して説明する。

第１図は本発明のグー１〜アレイ大規模集積回路の一実
施例の基本ブロック図であり、本発明に特に関係のある
部分のみを示しである。本実施例はレジスタ回路１．レ
ジスタ回路２．読出／書込記憶回路３．読出／書込記憶
回路４．チェック回路５、選択信号発生回路６１選択回
路７および固定アドレス供給回路８を含んで構成される
。

入力データ信号１０１はレジスタ回路１．レジスタ回路
２．読出／書込記憶回路３および読出／書込記憶回路４
に入力され、レジスタ回路セット信号１０２はレジスタ
回路１に入力され、同じくレジスタ回路セット信号１０
３はレジスタ回路２に入力され、読出／書込記憶回路書
込み信号１０４は続出／書込記憶回路３，４に入力され
、レジスタ回路１および２のそれぞれの出力信号１０５
゜１０６は選択回路７に入力され、読出／書込記憶回路
３の出力信号１０７は選択回路７およびチェック回路５
に入力され、読出／書込記憶回路４の出力信号１０８は
選択回路７に入力され、チェック回路５の出力信号１０
９は選択信号発生回路６に入力され、選択信号発生回路
６の出力信号１１０は選択回路７に入力され、固定アド
レス供給回路８の出力信号１１１は読出／書込記憶回路
３゜４に入力される。

本実施例では、読出／書込記憶回路を含むゲートアレイ
大規模集積回路を使用し、必要なレジスタのためのセル
数がゲートアレイ大規模集積回路に不足する場合、読出
／書込記憶回路をレジスタ回路の代替として使用し、目
的の論理回路より大規模なゲートアレイを使用してむだ
が生じるのを避けている。ゲートアレイ大規模集積回路
は読出／書込記憶回路を含む品種も多いので、一般にレ
ジスタ回路の代替として読出／書込記憶回路を使用てき
るようなケーＩ〜アレイ大規模集積回路を選択すること
は可能である。

前述の例示のように、ｍビット幅のレジスタ回路３個を
含む論理回路群をグー１〜アレイ大規模集積回路を用い
て設計する場合に、最初に選択したグー１〜アレイ大規
模集積回路を使用して見積り計算を行なった時、セル数
がｍビット幅レジスタ回路１個分以下のセル数不足が生
じた時に、最初に選択したゲートアレイ大規模集積回路
＋読出／書込記憶回路で構成されるゲートアレイ大規模
集積回路を使用し、読出／書込記憶回路のアＩ〜レス信
号をある番地に固定することにより、続出／書込記憶回
路を一時記憶回路であるｍビット幅のレジスタ回路とし
て簡単に構築可能である。

第１図において、大規模レジスタ回路であるレジスタ回
路１．レジスタ回路２は入力データ信号１０１を各々の
セラ１〜信号１．０２，１０Ｂにてセラ１〜する。また
本来ならゲートアレイ大規模集積回路に設けられたフリ
ップフロップ回路で構成されるレジスタ回路の代替であ
る読出／書込記憶回路３，４にも入力データ信号１０１
が書込み信号１．０４によって書込まれる。ここで読出
／書込記憶回路３，４それぞれは１ワードのヒラ）−幅
が入力データ信号１０１のピッ１〜幅と同じかまたは大
きくなるようにゲートアレイ大規模集積回路に設けられ
た小規模単位の読出／書込記憶回路を複数個結合して構
成されている。

書込み信号１０４によって入力データ信号１０１は読出
、／書込記憶回路３および４に同じように書込まれる。

この時、読出／書込記憶回路３および４のアドレスは固
定アドレス供給回路５の出力信号１１１にて一定の固定
アドレスが供給されるようになっている。従って、読出
／書込記憶回路３．４には常に一定のアドレスに入力デ
ータ１０１が記憶されるのみで、一般的な記憶回路とし
ては使用されていない。

読出、′書込記憶回路３および４の出力信号１０７．１
０’８は選択回路７に入力されている。また、出力信号
１０７はチェック回路５でチェックされる。通常は読出
／書込記憶回路３の出力信号１０７が選択回路７に入力
されるように選択されるか、チェック回路５で出力信号
１０７のエラーが検出されるとエラー検出信号１０９が
選択信号発生回路６に入力され、選択信号発生回路６は
、出力信号１０７の代わりに読出／書込記憶回路４から
の出力信号１０８を選択する選択信号１１０を送出し、
信頼性を高めると共に、稼働率を向上させる構成になっ
ている。

また、選択回路７にはレジスタ回路１．レジスタ回路２
からのレジスタ回路出力信号１０５，１０６も入力され
ており、選択信号１１０により選択された出力信号１０
５〜１０８のいずれかが選択回路出力信号１１２を通り
次段の論理回路へ送出される。

〔発明の効果〕

本発明は以上説明したように、読出／書込記憶回路をレ
ジスタ回路の代替として使用し、このようなレジスタ回
路の代替として使用する読出／書込記憶回路を２個構成
し、通常選択されている第１の読出／書込記憶回路の出
力にチェック回路を付加し、エラーが検出された場合に
自動的に他方の第２の読出／書込記憶回路を選択するよ
うに切替えることにより、セルを有効に使用でき、ムダ
のない最適な規模のゲートアレイ集積回路を使用した設
計ができるとともに、信頼性および稼働性の高い回路が
供給できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のゲーＩ・アレイ集積回路の
基本ブロック図である。

Claims (1)

【特許請求の範囲】
1. セット信号により入力データ信号を入力する１または複
   数のレジスタ回路と、前記入力データ信号を書込み信号
   により固定アドレスに書込む第１および第２の読出／書
   込記憶回路と、前記第１の読出／書込記憶回路の出力信
   号に誤りがない時は前記レジスタ回路または前記第１の
   記憶回路からの出力信号のいずれかを出力し前記第１の
   読出／書込記憶回路の出力信号に誤りがある時は前記レ
   ジスタ回路または前記第２の記憶回路からの出力信号の
   いずれかを出力する選択回路を含むことを特徴とするゲ
   ートアレイ集積回路。