JPS62190762A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPS62190762A JPS62190762A JP61031877A JP3187786A JPS62190762A JP S62190762 A JPS62190762 A JP S62190762A JP 61031877 A JP61031877 A JP 61031877A JP 3187786 A JP3187786 A JP 3187786A JP S62190762 A JPS62190762 A JP S62190762A
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- Japan
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- groove
- forming
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- semiconductor layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、薄膜トランジスタ（以下ＴＰＴと略す）お
よびその製造方法に関するものである。
よびその製造方法に関するものである。
（従来の技術）
従来のＴＰＴの平面図および断面図を第３図（ａ）。
（ｂ）に示す。このＴＰＴの製造方法としては、まず、
ガラス基板または石英基板などの透光性絶縁物基板１上
にｒ−ト電極２を形成する。このゲート電極２はニクロ
ム（ＮｉＣｒ）、タングステン（Ｗ）、モリブデン（Ｍ
Ｏ）またはクロム（Ｃｒ）などからなる金属層を前記基
板１上に２００〜１０００人の厚さで真空蒸着法または
スノ母ツタ法などによシ被着形成した後、該金属層を所
定のパターンに加工することによ多形成される。次に、
それらの上に、ｒ −上絶縁層３を形成するためのシリ
コン窒化膜（Ｓｉ Ｎｘ）を、ＮＨ８とＳｉ＆を主成分
ガスとしてグロー放電法によ＃）０．３〜０．６μｍの
膜厚で堆積させる。さらに、その上に、活性層４を形成
するだめのアモルファスシリコン層を、ＳｉＨ４ガスの
グロー放電法によシ０．１〜０．３μｍ厚で堆積させる
。その後、アモルファスシリコン層とシリコン窒化膜の
ＴＰＴとなる部分以外を除去加工して島状にノソターニ
ングすることによシ、残った島状シリコン窒化膜パター
ンおヨヒアモルファスシリコン層パターンによシ前記ｒ
−ト絶縁層３および活性層４を形成する。その後、活性
層４上に一部重なるようにして、０．８〜１．０μｍの
厚みのアル層からなるドレイン電極５とソース電極６を
、Ａ／の真空蒸着と加工により形成する。以上でＴＰＴ
が完成する。
ガラス基板または石英基板などの透光性絶縁物基板１上
にｒ−ト電極２を形成する。このゲート電極２はニクロ
ム（ＮｉＣｒ）、タングステン（Ｗ）、モリブデン（Ｍ
Ｏ）またはクロム（Ｃｒ）などからなる金属層を前記基
板１上に２００〜１０００人の厚さで真空蒸着法または
スノ母ツタ法などによシ被着形成した後、該金属層を所
定のパターンに加工することによ多形成される。次に、
それらの上に、ｒ −上絶縁層３を形成するためのシリ
コン窒化膜（Ｓｉ Ｎｘ）を、ＮＨ８とＳｉ＆を主成分
ガスとしてグロー放電法によ＃）０．３〜０．６μｍの
膜厚で堆積させる。さらに、その上に、活性層４を形成
するだめのアモルファスシリコン層を、ＳｉＨ４ガスの
グロー放電法によシ０．１〜０．３μｍ厚で堆積させる
。その後、アモルファスシリコン層とシリコン窒化膜の
ＴＰＴとなる部分以外を除去加工して島状にノソターニ
ングすることによシ、残った島状シリコン窒化膜パター
ンおヨヒアモルファスシリコン層パターンによシ前記ｒ
−ト絶縁層３および活性層４を形成する。その後、活性
層４上に一部重なるようにして、０．８〜１．０μｍの
厚みのアル層からなるドレイン電極５とソース電極６を
、Ａ／の真空蒸着と加工により形成する。以上でＴＰＴ
が完成する。
このＴＰＴは、その後、ソース電極６に接続するように
透明電極７を形成し、ＴＰＴと透明電極を二次元に配置
すると、液晶表示装置のＴＦＴアレイとして利用される
。
透明電極７を形成し、ＴＰＴと透明電極を二次元に配置
すると、液晶表示装置のＴＦＴアレイとして利用される
。
（発明′が解決しようとする問題点）
しかしながら、上記従来の技術では、ｒ−上絶縁層３お
よび活性層４の膜厚による０、６〜０．９μｍの段差の
ため、第３図（ｂ）の円内で示すように、ドレイン電極
５が加工時に断線しやすいという問題点があった。これ
を防止するためには、ドレイン電極５の膜厚を厚くする
、または電極幅を広くするなどが考えられるが、これら
はＴＰＴ素子自体の寸法を大きくしてしまう・したがっ
て、高密度にＴＰＴを配置したＴＰＴパネルを作成する
ことは困難となる。
よび活性層４の膜厚による０、６〜０．９μｍの段差の
ため、第３図（ｂ）の円内で示すように、ドレイン電極
５が加工時に断線しやすいという問題点があった。これ
を防止するためには、ドレイン電極５の膜厚を厚くする
、または電極幅を広くするなどが考えられるが、これら
はＴＰＴ素子自体の寸法を大きくしてしまう・したがっ
て、高密度にＴＰＴを配置したＴＰＴパネルを作成する
ことは困難となる。
この発明は上記の点に鑑みなされたもので、その目的は
、ドレイン電極の断線を防止できるＴＰＴおよびその製
造方法を提供することにある。
、ドレイン電極の断線を防止できるＴＰＴおよびその製
造方法を提供することにある。
（問題点を解決するだめの手段）
この発明では、絶縁物基板に溝を形成し、この溝にゲー
ト電極、Ｐ−ト絶縁層、活性層およびオーミック層を埋
め込む。
ト電極、Ｐ−ト絶縁層、活性層およびオーミック層を埋
め込む。
また、この発明では、絶縁物基板に溝を形成した後、該
溝形成のマスクとしてのレジスト／臂ターンを残したま
ま、前記ゲート電極、ｒ−）絶縁層。
溝形成のマスクとしてのレジスト／臂ターンを残したま
ま、前記ゲート電極、ｒ−）絶縁層。
活性層およびオーミック層を形成するための金属層、絶
縁膜、半導体層および高濃度不純物ドープ半導体層を全
面に形成し、その後、前記レジストノぐターンを除去す
る。
縁膜、半導体層および高濃度不純物ドープ半導体層を全
面に形成し、その後、前記レジストノぐターンを除去す
る。
（作用）
上記レジストパターンを除去すると、該レジストパター
ン上の不要部分の金属層、絶縁膜、半導体層および高濃
度不純物ドープ半導体層も除去され、金属層から高濃度
不純物ドープ半導体層までの多層構造は基板の溝内にの
み残る。すなわち、ｒ−ト電極、グート絶縁層、活性層
およびオーミック層が、溝形成時のマスクとしてのンジ
ストノ９ターンを利用してリフトオフ法によ多形成され
る。
ン上の不要部分の金属層、絶縁膜、半導体層および高濃
度不純物ドープ半導体層も除去され、金属層から高濃度
不純物ドープ半導体層までの多層構造は基板の溝内にの
み残る。すなわち、ｒ−ト電極、グート絶縁層、活性層
およびオーミック層が、溝形成時のマスクとしてのンジ
ストノ９ターンを利用してリフトオフ法によ多形成され
る。
また、このようにしてゲート電極＋ｌ’ ｌ’絶縁層
、活性層およびオーミック層が溝内に埋め込み形成され
ると、ドレイン電極およびソース電極を形成する直前の
表面状態が平担となる。
、活性層およびオーミック層が溝内に埋め込み形成され
ると、ドレイン電極およびソース電極を形成する直前の
表面状態が平担となる。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
５
まず、第１図（＆）に示すように、ガラス基板または石
英基板などからなる透光性絶縁物基板１１上に、所定の
レジストパターン１２を形成する。そして、同図に示す
ように、レジストパターン１２をマスクとして、フッ酸
（ＨＦ ）系のエツチング液を用いて、深さ０．５〜０
．９μｍの溝１３を基板１１の表面の一部に形成する。
英基板などからなる透光性絶縁物基板１１上に、所定の
レジストパターン１２を形成する。そして、同図に示す
ように、レジストパターン１２をマスクとして、フッ酸
（ＨＦ ）系のエツチング液を用いて、深さ０．５〜０
．９μｍの溝１３を基板１１の表面の一部に形成する。
次いで、第１図（ｂ）に示すように、前記溝形成時のマ
スクとしてのレジストパターン１２を残したまま、溝１
３内を含む基板１１上の全面に、ｒ−ト電極を形成する
ためのニクロム（ＮｉＣｒ）、クロム（Ｃｒ）、または
タングステン（Ｗ’）よ〕なる金属層１４を２００〜１
０００大の厚みで真空蒸着法またはマグネトロンスパッ
タ法にょ）被着する。
スクとしてのレジストパターン１２を残したまま、溝１
３内を含む基板１１上の全面に、ｒ−ト電極を形成する
ためのニクロム（ＮｉＣｒ）、クロム（Ｃｒ）、または
タングステン（Ｗ’）よ〕なる金属層１４を２００〜１
０００大の厚みで真空蒸着法またはマグネトロンスパッ
タ法にょ）被着する。
続いて、その上に、ｒ−上絶縁層を形成するための絶縁
膜としてのシリコ：／ 窒化膜（ＳｉＮｘ ） １５を
、ＮＨ，とＳｉＨ４を主成分ガスとしてグロー放電法ま
たは光ＣＶＤ法によ！００．３〜０．４μｍの膜厚で堆
積させる。
膜としてのシリコ：／ 窒化膜（ＳｉＮｘ ） １５を
、ＮＨ，とＳｉＨ４を主成分ガスとしてグロー放電法ま
たは光ＣＶＤ法によ！００．３〜０．４μｍの膜厚で堆
積させる。
さらに、その上に、活性層を形成するための半導体層と
してのアモルファスシリコン層１６を、５ＩＨ４ガスの
グロー放電法または光ＣＶＤ法にょシ０．１〜０．３μ
ｍの膜厚で堆積させる。
してのアモルファスシリコン層１６を、５ＩＨ４ガスの
グロー放電法または光ＣＶＤ法にょシ０．１〜０．３μ
ｍの膜厚で堆積させる。
さらに、そのアモルファスシリコン層１６上Ｋ、オーミ
ック層を形成するための高濃度不純物ドープ半導体層と
してのＮ＋アそルファスシリコン、１１７を、ＳｉＨ，
とＰＨ，ガスのグロー放電法または光ＣＶＤ法によｆｉ
Ｏ，０５〜０．１μｍの膜厚で堆積させる。
ック層を形成するための高濃度不純物ドープ半導体層と
してのＮ＋アそルファスシリコン、１１７を、ＳｉＨ，
とＰＨ，ガスのグロー放電法または光ＣＶＤ法によｆｉ
Ｏ，０５〜０．１μｍの膜厚で堆積させる。
ここで、Ｎ＋アモルファスシリコン層１７および前記ア
モルファスシリコン層１６．シリコン窒化膜１５ならび
に金属層１４の谷膜厚は前述の通りであるが、それらの
合計膜厚は溝１３の深さに一致するようにする。
モルファスシリコン層１６．シリコン窒化膜１５ならび
に金属層１４の谷膜厚は前述の通りであるが、それらの
合計膜厚は溝１３の深さに一致するようにする。
しかる後、有機溶済（アセトン）などによってレジスト
パターン１２を除去する。すると、レジ、７． ） ／
＃ターン１２上の金属層１４．シリコン窒化Ｊｌｕ１５
．アモルファスシリコン層１６およびＮ十アモルファス
シリコン層１７も除去され（リフトオフされ）、金属層
１４からＮ＋アモルファスシリコン層′１７までの多層
構造は、第１図（ｅ）に示すように溝１３内にのみ、ｒ
−計電極１４ａ、ゲート絶縁層１５ａ、活性層１６＆お
よびオーミック層１７ａとして残る。ここで、オーミッ
ク層１７ａの表面は、周囲の基板１１表面と同一平面と
なる。
パターン１２を除去する。すると、レジ、７． ） ／
＃ターン１２上の金属層１４．シリコン窒化Ｊｌｕ１５
．アモルファスシリコン層１６およびＮ十アモルファス
シリコン層１７も除去され（リフトオフされ）、金属層
１４からＮ＋アモルファスシリコン層′１７までの多層
構造は、第１図（ｅ）に示すように溝１３内にのみ、ｒ
−計電極１４ａ、ゲート絶縁層１５ａ、活性層１６＆お
よびオーミック層１７ａとして残る。ここで、オーミッ
ク層１７ａの表面は、周囲の基板１１表面と同一平面と
なる。
しかる後、 Ａ／またはＮｉＣｒ −Ａｕ またはＴｉ
−Ａｕよりなる金属層を基板１１全面に真空蒸着また
はスフ９ツタなどによ勺被着し、それを所定の形状に加
工することによシ、前記第１図（Ｃ）に示すようにソー
ス電極１８とドレイン電極１９を、一部前記オーミツク
層１７ａ上に重なるようにして基板１１上に形成する。
−Ａｕよりなる金属層を基板１１全面に真空蒸着また
はスフ９ツタなどによ勺被着し、それを所定の形状に加
工することによシ、前記第１図（Ｃ）に示すようにソー
ス電極１８とドレイン電極１９を、一部前記オーミツク
層１７ａ上に重なるようにして基板１１上に形成する。
その後、ソース電極１８とドレイン電極１９間の不要の
オーミック層１７ａを第１図（ｄ）に示すようにドライ
エツチング（ＣＦ４ガスを主成分とする）法により除去
する。以上でＴＰＴが完成する。
オーミック層１７ａを第１図（ｄ）に示すようにドライ
エツチング（ＣＦ４ガスを主成分とする）法により除去
する。以上でＴＰＴが完成する。
この完成したＴＰＴを第２図に示し、（ａ）は平面図、
（ｂ）は（＆）のｂ−ｂ線断面図である。このＴＰＴは
、第２図（ａ）および前記第１図（ｄ）に示すごとくソ
ース電極１８と接続するように透明電極２０を形成し、
ＴＰＴと透明電極を２次元に配置すると、液晶表示装置
の一部品（Ｔ Ｆ Ｔ ／４ネル）として利用できる。
（ｂ）は（＆）のｂ−ｂ線断面図である。このＴＰＴは
、第２図（ａ）および前記第１図（ｄ）に示すごとくソ
ース電極１８と接続するように透明電極２０を形成し、
ＴＰＴと透明電極を２次元に配置すると、液晶表示装置
の一部品（Ｔ Ｆ Ｔ ／４ネル）として利用できる。
（発明の効果）
以上詳細に説明したように、この発明によれば、絶縁物
基板に形成した溝にゲート電極、ゲート絶縁層、活性層
およびオーミック層１に埋め込むようにしたので、ソー
ス・ドレイン電極は平坦面に形成できる。したがって、
ドレイン電極の断線を防止でき、信頼性の高い素子を得
ることができる。
基板に形成した溝にゲート電極、ゲート絶縁層、活性層
およびオーミック層１に埋め込むようにしたので、ソー
ス・ドレイン電極は平坦面に形成できる。したがって、
ドレイン電極の断線を防止でき、信頼性の高い素子を得
ることができる。
また、この発明によれば、絶縁物基板に溝を形成する際
にマスクとして用いたレジスト／４′ターンヲ利用して
リフトオフ法によシ、ゲート電極、ｒ−ト絶縁層、活性
層およびオーミック層を溝内に形成したので、製造に際
して高価な装置は必要なく、通常の工程で製造でき、素
子コストが安価となる。
にマスクとして用いたレジスト／４′ターンヲ利用して
リフトオフ法によシ、ゲート電極、ｒ−ト絶縁層、活性
層およびオーミック層を溝内に形成したので、製造に際
して高価な装置は必要なく、通常の工程で製造でき、素
子コストが安価となる。
第１図はこの発明の一実施例を示す工程断面図、第２図
はこの発明の一実施例による薄膜トランジスタを示す平
面図および断面図、第３図は従来の薄膜トランジスタの
平面図および断面図である。 １１・・・透光性絶縁物基板、１２・・・レジストパタ
ーン、１３・・・溝、１４・・・金属層、１５・・・シ
リコン窒（ＩＪｉ、 １６・・・アモルファスシリコン
層、１７・・・Ｎ”アモルファスシリコン層、１４ ａ
・・・ゲート電極、１５ａ・・・ゲート絶縁層、１６ａ
・・・活性層、１７ａ・・・オーミック層、１８・・・
ソース電極、１９・・・ドレイン電極。
はこの発明の一実施例による薄膜トランジスタを示す平
面図および断面図、第３図は従来の薄膜トランジスタの
平面図および断面図である。 １１・・・透光性絶縁物基板、１２・・・レジストパタ
ーン、１３・・・溝、１４・・・金属層、１５・・・シ
リコン窒（ＩＪｉ、 １６・・・アモルファスシリコン
層、１７・・・Ｎ”アモルファスシリコン層、１４ ａ
・・・ゲート電極、１５ａ・・・ゲート絶縁層、１６ａ
・・・活性層、１７ａ・・・オーミック層、１８・・・
ソース電極、１９・・・ドレイン電極。
Claims (2)
- （１）（ａ）表面の一部に溝を形成した絶縁物基板と、 （ｂ）この基板の前記溝に下から順に埋め込み形成され
たゲート電極、ゲート絶縁層、活性層およびオーミック
層と、 （ｃ）このオーミック層に一部重なり合うようにして前
記基板表面に形成されたソース・ドレイン電極とを具備
してなる薄膜トランジスタ。 - （２）（ａ）絶縁物基板の表面の一部にレジストパター
ンをマスクとして溝を形成する工程と、 （ｂ）その後、前記レジストパターンを残したまま、前
記溝内を含む基板上の全面に、ゲート電極形成用の金属
層、ゲート絶縁層形成用の絶縁膜、活性層形成用の半導
体層、オーミック層形成用の高濃度不純物ドープ半導体
層を順次、全体の厚さが前記溝の深さと一致するように
形成する工程と、 （ｃ）その後、前記レジストパターンを除去し、同時に
その上の前記金属層、絶縁膜、半導体層および高濃度不
純物ドープ半導体層を除去することにより、金属層から
高濃度不純物ドープ半導体層までの多層構造を前記基板
の溝内にのみ残す工程と、 （ｄ）その後、溝内に残存する高濃度不純物ドープ半導
体層上に一部重なるようにしてソース・ドレイン電極を
前記基板上に形成する工程とを具備してなる薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031877A JPS62190762A (ja) | 1986-02-18 | 1986-02-18 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031877A JPS62190762A (ja) | 1986-02-18 | 1986-02-18 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190762A true JPS62190762A (ja) | 1987-08-20 |
Family
ID=12343263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61031877A Pending JPS62190762A (ja) | 1986-02-18 | 1986-02-18 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190762A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100368917C (zh) * | 2005-09-27 | 2008-02-13 | 广辉电子股份有限公司 | 液晶显示器的阵列基板及其制造方法 |
| JP2008098606A (ja) * | 2006-10-14 | 2008-04-24 | Au Optronics Corp | 液晶表示装置の薄膜トランジスタアレイ基板及びその製造方法 |
| US7786479B2 (en) | 2005-08-04 | 2010-08-31 | Au Optronics Corp. | Array substrate for LCD and method of fabrication thereof |
| US8216891B2 (en) | 2006-10-14 | 2012-07-10 | Au Optronics Corp. | LCD TFT array plate and fabricating method thereof |
-
1986
- 1986-02-18 JP JP61031877A patent/JPS62190762A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7786479B2 (en) | 2005-08-04 | 2010-08-31 | Au Optronics Corp. | Array substrate for LCD and method of fabrication thereof |
| CN100368917C (zh) * | 2005-09-27 | 2008-02-13 | 广辉电子股份有限公司 | 液晶显示器的阵列基板及其制造方法 |
| JP2008098606A (ja) * | 2006-10-14 | 2008-04-24 | Au Optronics Corp | 液晶表示装置の薄膜トランジスタアレイ基板及びその製造方法 |
| US8216891B2 (en) | 2006-10-14 | 2012-07-10 | Au Optronics Corp. | LCD TFT array plate and fabricating method thereof |
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