JPS6219094B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ−デジタル変換器に関し、更
に詳しくいえば非常に正確な変換を行うことがで
き、集積回路技術を利用できるアナログ−デジタ
ル変換技術に関する。

例えば高速デジタルコンピユータにより処理す
るため、およびデジタル表示器を作動させるため
などに用いるように、アナログ測定量を対応する
デジタル信号に変換するために種々のアナログ−
デジタル変換器（以下Ａ−Ｄ変換器と記載する）
が永年にわたつて使用されている。いわゆる逐次
近似形Ａ−Ｄ変換器は特にデジタルコンピユータ
とのインターフエースとして、広範囲に使用され
ている。また、アナログ信号の大きさに対応する
デジタルカウントを発生するために、クロツクパ
ルス・タイミング装置を有するランプ信号積分器
を使用する変換器もかなり使用されている。時に
はシングルランプＡ−Ｄ変換器とも呼ばれるその
ような積分形Ａ−Ｄ変換器の一例においては、カ
ウンタがクロツクパルスをカウントしている間
に、積分器の出力がアナログ信号に等しくなるま
で既知の基準信号が積分される。カウント数はア
ナログ信号と既知の基準信号との比に等しく、し
たがつてアナログ信号は容易に決定できる。

各変換中に多重（連続）積分ランプを実行する
他の積分形Ａ−Ｄ変換器もある。例えば米国特許
第3051939号に示されているような１つのＡ−Ｄ
変換器では、未知のアナログ信号が積分器の入力
側に連続して加えられ、それとは逆極性の基準信
号が積分器の入力側に断続的に加えられてその積
分器の出力側に鋸歯状波（すなわちランプアツ
プ、ランプダウン）を発生させる。基準信号の印
加を適切に制御することにより、ランプアツプ
（ramp−up）とランプダウン（ramp−down）の
比を、既知基準信号から未知アナログ信号の大き
さを決定するために使用できる。

例えば米国特許第3316547号に示されているよ
うな別のＡ−Ｄ変換器では、基準信号を加えるこ
となしに未知のアナログ信号が積分器の入力側に
加えられ、クロツクカウンタをフルスケールまで
動作させることにより決定される一定時間だけ積
分器は動作させられる。次にアナログ信号の積分
器入力側への印加を停止し、逆極性の基準信号を
積分器の入力側に加えて、積分器を零レベルすな
わちスタートレベルまで一定のレートで徐々に戻
す。零レベルに達した時のカウンタのカウント数
は、零レベルに戻るのに要する時間を示し、それ
により未知のアナログ信号と既知基準信号との比
を表す。米国特許第3678506号に示されているよ
うな更に別のマルチランプＡ−Ｄ変換器は、変換
サイクルの終端で零レベルを通過する時にある特
定のランプレートを得るように、３種類の連続す
るランプ勾配段階にわたつて動作する。

その他に一般的に使用される各種のＡ−Ｄ変換
器もある。これらについては、たとえばエイチ・
エー・シユミツト（H.A.Schmid）著「電子式ア
ナログ−デジタル変換（Electronic Analog／
Digital Conversions）、1970年バン・ノストラン
ド・ラインホールド（Van Nostrand Rein−
hold）社発行、が参考になる。

従来のＡ−Ｄ変換器は各種の大きな欠点を有す
ることが知られている。例えば、比較的確度の高
い変換器は多くの用途にとつてコストが高すぎ
る。安価な変換器は性能が低く、とくに周囲温度
の変化に伴う誤差のドリフトが存在する。ある種
の変換器では、デジタル形回路のようにはICチ
ツプで容易には作ることができないある種のアナ
ログ形回路が大きな割合を占めることが一因とな
つてIC製作には不適当である。典型的な市販の
変換器も、アナログ入力信号の極性に依つて積分
器がスタートレベルに対して正と負の両方の向き
にランプすなわち一定の割合で上昇または下降す
ることができることを要するから、双極性入力信
号を取り扱うにはあまり適さない。零レベルにお
けるこの不連続のために更に誤差が増し、かつ特
殊な回路も使用するので変換器のコストはその分
だけ高くなる。

本発明の一実施例では、いくつかの望ましい特
徴を有する積分形Ａ−Ｄ変換器が得られる。特に
有利な特徴は、Ａ−Ｄ変換器の回路中に大きな正
味オフセツト電圧誤差の存在する中で、電圧（又
は電流）からデジタルカウントへ非常に精確な変
換を行うことである。

本発明の１つの特徴によれば、正味オフセツト
電圧のタイミングをとられたデイジタル測定量を
得るために、積分器はまず最初に、基準信号の連
続する上昇および下降積分を備える予備的な条件
づけサイクル、即ち誤差補正サイクルを通じて作
動される。

この予備的な条件づけサイクルの結果は、その
後の信号積分サイクルの間、例えば未知アナログ
信号の積分時間を制御することにより、積分動作
を制御するために採用される。この原理を適用す
ることによつて、従来の積分形Ａ−Ｄ変換器で通
常遭遇する誤差を、零安定と、要求された場合に
は利得安定度とに関してほぼなくすことができる
ことが見出されている。

本発明の別の特徴によれば、所定の基準電圧レ
ベル、例えばアース電位の一方の側でのみ積分を
行うように、積分器は作動される。このＡ−Ｄ変
換器の機能はいずれの極性の入力アナログ信号に
対しても同じであり、入力極性の検出と、それに
従つての変換回路の切換えとを行うために、何ら
特殊な装置を用意する必要はない。この一方の側
でのみの積分動作は、基準レベルに接近してそれ
に交わるランプは常に同じ方向（すなわち極性）
から同じ勾配で行われるようなやり方で実行され
る。その同じ向きと勾配から零ラインすなわち基
準レベルを積分器の出力が交差すると、変換動作
が開始される。このような構成によりＡ−Ｄ変換
器の構成要素の応答時間のばらつきに起因する誤
差、特にゼロクロス検出器としてのコンパレータ
の誤差が減少する。

更に本発明の別の特徴では、前記予備的な条件
づけサイクル、即ち誤差補正サイクルの開始点
が、積分出力の或る１つの極性方向へのオフセツ
ト及びその後のランプバツクによつて確定され
る。これにより、誤差補正及び変換の各サイクル
での終了点（又は開始点）の各時間が、前記確定
された開始点にコンパレータの応答特性のばらつ
き等に影響されずに関連ずけられ、非常に高精度
の変換が実行される。

一般的には、本発明は従来のＡ−Ｄ変換器の典
型的なアナログ形補償技術を使用するよりも、あ
る事象の「タイミング」を制御することにより、
潜在的な変換誤差を補償する原理に基づいて処理
するものである。この事象のタイミングはデジタ
ル的に決定される。周知のようにアナログ技術と
較べてデジタル技術の使用により高精度を得るこ
とができる。ここで開示する実施例は、比較器の
応答時間及び積分器の応答時間、すなわち、積分
器が１つの向きの直線ランプから逆の向きの直線
ランプへ変化するのに要する時間の影響から大幅
に解放する。

従つて、本発明の目的は従来のＡ−Ｄ変換法に
おける上記したような欠点を解消したり、少なく
することである。

本発明の別の目的は高い性能を有し、妥当なコ
ストで製作できるＡ−Ｄ変換器を提供することで
ある。

以下、図面を参照して本発明を詳細に説明す
る。

まず、第１図を参照すると、本発明のＡ−Ｄ変
換器の１例は３つの主な動作要素を有する。１番
上には積分ユニツトが破線で囲まれた部分１０に
より示される。この積分ユニツトは積分回路に信
号を送るための適当なスイツチング装置を含む。
種々のスイツチがシーケンス制御論理ユニツト１
２からの信号により作動される。このユニツトは
制御タイマユニツト１４と協動する。

未知アナログ信号Ｘが積分ユニツト１０の入力
端子２０に加えられる。シーケンス制御論理ユニ
ツト１２の出力端子２２には、アナログ信号の大
きさに数が対応するクロツクパルス列として出力
デジタル信号が発生される。アナログ信号の極性
は隣接の出力端子２４に現れる２進信号により示
される。

積分ユニツト１０は２つの演算増幅器Ａ１，Ａ
２を含み、増幅器Ａ２は、入力抵抗Ｒ３と組合さ
れて所望のRC積分時定数を定めるコンデンサＣ
１で構成される負帰還回路のために、積分回路と
して機能する。

増幅器Ａ２は出力ライン２８に、増幅器の入力
信号に比例するランプレート（勾配）と、実効入
力極性により決定されるランプの向きとを有する
ランプ信号を発生する。

このＡ−Ｄ変換器の全体の動作は、第２図に示
すタイミング図を参照するとよく理解できる。第
２図の１番上には正と負のアナログ信号の対応す
るデジタル数への変換中の、積分回路２６の出力
電圧の波形３０を示す。

変換サイクルの開始に先立つて、積分器の出力
ライン２８は任意レベルEsの正電圧に保たれ
る。この目的のために種々の手段を使用でき、一
例として抵抗Ｒ４が示されている。この抵抗Ｒ４
の一方の端子はスイツチ３２を介して増幅器Ａ２
の出力側に接続されるとともに、他方の端子は直
列抵抗Ｒ１，Ｒ２，Ｒ３を介して接地される。増
幅器Ａ２の非反転入力側には一定の正基準電圧Ｅ
が加えられ、反転入力側は抵抗Ｒ３とＲ４との接
続点に接続されるから、増幅器Ａ２の出力はＥよ
りも低い正の値Esに固定される。

変換サイクルを開始するために、従来の装置
（図示せず）が作動されて、スタート制御ライン
４０にスタートパルスSPが加えられる。第３図
も参照して、このスタートパルスは初期設定装置
を作動させて、関連する制御回路フリツプフロツ
プ（以下FFと書く）を所定の初期状態にリセツ
ト（又はセツト）し、変換サイクルを開始する。

パルスSPによる初期化でFF２〜FF７がリセ
ツトされ、FF９、FF１０がセツトされ、ゲート
Ｇ１７／Ｇ１８、Ｇ２４／Ｇ２５により形成され
るFFがリセツトされる。

ゲートＧ１７／Ｇ１８がリセツトされると、出
力ラインHSは低レベルに移行してスイツチ３２
を開き、ランプ動作を行わせるために積分回路２
６を自由にする。FF５とFF６もリセツトされて
いるから、ゲートＧ１３は高レベル信号RSを発
生して積分器の入力スイツチ４２を閉じ、基準電
圧Ｅをバツフア増幅器Ａ１の非反転入力側に加え
る。増幅器Ａ１の負入力側は等しい値の抵抗Ｒ１
とＲ２との接続点に接続されているから、その出
力電圧は２Ｅとなる。この電圧は入力抵抗Ｒ３を
通じて増幅器Ａ２の負入力側に加えられる（この
増幅器の正入力側はＥに保たれている。）。したが
つて、第２図に示すように、増幅器Ａ２の出力は
Esから（−Ｅ＋ｅ）に比較するレートでランプ
ダウン（すなわち負の向きへ）する。ここにｅは
積分回路の正味のオフセツト電圧である。このラ
ンプダウンのことを「フエーズ０」と呼ぶことに
する。

再び第３図を参照して、ライン２８に与えられ
る積分器の出力信号は、比較器として構成されて
いる増幅器Ａ３の正入力側に加えられる。この増
幅器の反入力側は接地される。積分器のランプダ
ウン信号がアース電位（第２図のＥ_r）に達する
と、比較器Ａ３は「スタート信号」SSとして機
能する比較信号を発生し、スタート時刻「T₀」
に変換サイクルを開始する。

変換サイクルの最初の部分は予備条件づけシー
ケンスより成る。この予備条件づけシーケンスで
は、その時に積分回路２６に存在する全オフセツ
ト誤差を確定する目的で、入力としてのアナログ
信号が加えられることなしに積分器２６は連続す
る２つの期間の間動作させられる。より詳しくい
えば、スタート信号SSがゲートＧ１２に加えら
れ、その高いレベルの出力はゲートＧ１４を介し
てFF６に加えられてFF６をセツトする。（ゲー
トＧ９とＧ１６の出力はこの時には高レベルとな
らないことに注意されたい。その理由は制御信号
ＡとＣがともに低レベルだからである）。FF６が
セツトされると高レベルの信号ZSが発生され
る。この信号は増幅器Ａの入力側を接地するよう
に、入力スイツチ５０を閉じる。従つて、この増
幅器の出力は零となり、そのために積分増幅器Ａ
２は正味の正入力電圧Ｅを受けて、第２図に示す
ような正（上昇）ランプを行なわせる。

この上昇ランプの勾配はＥ＋ｅに比例する。こ
の上昇ランプはＫ個のクロツクパルスにより定め
られる一定時間中続けられる。グラフ３０に示す
ようにこの第１の条件づけ期間を「フエーズ１」
と呼ぶことにする。

時刻T₀に続いてクロツクパルス発生器１６が
Ｋ個のクロツクパルスを発生し終わると、制御タ
イマユニツト１４はタイミング制御パルスTCP₁
を発生して、T₁として示されている時刻にフエ
ーズ１の終りを示す。パルスTCP₁はライン５２
を介してFF２に加えられ、その出力を高レベル
にさせる。この時にはFF３とFF４の出力すなわ
ち制御信号Ｂ，Ｃは低レベルのままである。制御
信号Ａが低レベルから高レベルに移行するとFF
６はリセツトされ、出力ZSを低レベルにし、出
力RSを高レベルにする。従つて、積分器の入力
スイツチ５０は開き、入力スイツチ４２が閉じて
増幅器Ａ１の正入力側に基準電圧Ｅを与える。従
つて回路の状態はフエーズ０の間の状態に類似
し、ライン２８に与えられる積分器の出力は元の
基準レベルＥ_rへ向かつてランプする。、すなわち
一定の勾配で戻る。このランプ動作は（−Ｅ＋
ｅ）に比例する勾配で行われる。このランプダウ
ンの期間を「フエーズ２」と呼ぶことにする。

制御タイマユニツト１４はスタート時刻T₀の
後の2K個のクロツクパルスに対応する時刻T₂
に、第２の制御パルスCP２を発生する。オフセ
ツト誤差ｅが負だとすると、ライン２８に予めら
れる積分器の出力は、この時刻T₂には基準電圧
Ｅ_rに既に到達してしまつている。また、ｅが正
だとすると時刻T₂では第２図に示すようにダウ
ンランプはなお基準レベルよりも上にあり、時刻
T₃で基準レベルに達するまでランプを継続す
る。時刻T₂とT₃との間の時間差（ｎクロツクパ
ルスが含まれる）は、正味のオフセツト電圧ｅと
後述する関係がある。時刻T₂がT₃の前の場合に
はｎは正であり、時刻T₂がT₃より後の場合には
ｎは負である。

フエーズ２の間はゲートＧ８の出力は低レベル
となり、ゲートＧ１０の出力は高レベルとなる。
従つて、積分器の出力が基準レベルＥ_rに達する
と、その結果得られる比較信号はゲートＧ９の出
力を高レベルにさせる（ゲートＧ１２とＧ１６の
出力は低レベルを保つ）。ゲートＧ９の高レベル
出力はFF５をセツトし、スイツチ信号XSを高レ
ベルとし、スイツチ信号RSを低レベルにする。
そのためにスイツチ４２が閉じられ、スイツチ６
０が閉じられて未知アナログ信号Ｘをバツフア増
幅器Ａ１の正入力側に加える。この増幅器Ａ１の
出力は２Ｘとなり、この出力は入力抵抗Ｒ３を介
して増幅器Ａ２の負入力側に加えられる。増幅器
Ａ２の正入力側には基準電圧Ｅが加えられる。基
準電圧ＥはＸがフルスケールのときの電圧２Ｘよ
りも大きいように選ばれるから、積分器２６はＥ
−2X＋ｅに比例する割合でランプアツプする。

アナログ信号Ｘを積分するためのこのアツプラ
ンプ期間を「フエーズ３」と呼ぶことにする。こ
のフエーズ３は時刻T₄でタイミングパルスTCP₃
が発生されるまで継続される。時刻T₄における
積分器の出力レベルは信号の大きさを反映する。
もしＸが零だとすると、時刻T₄における積分器
の出力レベルは、基準電圧Ｅの大きさにより決定
されるある中間値L₀（第２図のグラフ３０）と
なる。Ｘが正だとすると積分器の出力レベルは
L₀より低い値L₁であり、Ｘが負だとすると積分
器の出力レベルはL₀より高い値L₂である。いず
れの場合でも、積分器の出力レベルは基準レベル
Ｅ_rに対して常に正である。基準レベルから離れ
る両方向において積分を行うことを要さずに、双
極性入力性能を与えるのはこの性質である。

いわゆる二重勾配型を呼ばれるある一般的な従
来のＡ−Ｄ変換器では、積分器はいずれの極性の
入力信号すなわち双極性入力を取り扱うために、
基準レベルから離れるいずれかの向きにおいて選
択的に積分するように構成される。そのようなＡ
−Ｄ変換器では、積分の終わりにおける積分器の
出力は入力信号の大きさに直接対応し、デジタル
出力は（選択された極性の）既知の基準信号を積
分器の入力として使用して、基準レベルへ戻るま
での積分時間（クロツクパルス）をカウントする
ことにより取り出すことができる。

以上の説明から、本発明の新規なＡ−Ｄ変換器
は全く異なつた態様で機能することが明らかであ
ろう。この新規なＡ−Ｄ変換器では、いずれの極
性の入力信号も単一極性（単一方向）積分を行う
特殊な構成の結果、積分器の出力レベルＬは信号
Ｘの大きさには直接対応しない。積分器の出力レ
ベルＬはＸに直接対応することはないが、それに
もかかわらず出力レベルは信号Ｘの大きさ（及び
極性）を表す信号成分を含み、この信号成分を出
力レベルＬから容易に取り出して、以下に説明す
るようなやり方で所望のデジタル出力を容易に取
り出すことが見出されている。

この目的のために、積分器２６を−Ｅ＋ｅに比
例するランプレートで、すなわちフエーズ０及び
２の期間と同じレートで基準レベルにランプバツ
ク（フエーズ４）させるために、積分器２６は時
刻T₄で作動される。従来のＡ−Ｄ変換器のよう
にランプバツクの間にクロツクパルスの数を単に
測定することにより、またはランプバツク時間と
ランプアツプ時間との比をデジタル的に決定する
ことにより、所望のデジタル出力数は得られな
い。

その代わりに、本発明の更に別の特徴に従え
ば、時間T₂−T₄に等しい時間T₄−T₅が定めら
れ、積分器の出力がＥ_rに交わる時刻T₆と最後の
タイミングパルスTCP₄が発生される時刻T₅との
間に発生されるクロツクパルスの数Ｎをカウント
することによりデジタル出力が取り出される。ク
ロツクパルス数Ｎの極性（すなわち信号Ｘの極
性）はそれら２種類の事象のうちいずれかが先に
発生するかにより示される。T₆がT₅よりも先に
生じたとするとＮは正であり、T₅の後でT₆が生
じたとするとＮは負である。

本発明の特に重要な特徴に従つて、Ａ−Ｄ変換
器はこのデジタル数Ｎが、大きなオフセツト誤差
電圧ｅがあるにもかかわらず、アナログ信号Ｘの
大きさの極めて正確な表示を常に与えるように動
作される。一般的には、この結果は、フエーズ１
と２において決定される誤差信号ｎに従つて、信
号Ｘが受ける（フエーズ３）積分作用を制御する
ことにより達成される。

特に、ここで説明している実施例では、これは
直前のｎの決定に従つてフエーズ３の積分期間の
長さを自動的に調節することにより行われる。

ここで説明している実施例の１つの変形では、
フエーズ４の積分期間は、時刻T₀から3Kクロツ
クパルス後である時刻T₄においてタイミング制
御パルスTCP₃を発生し、T₀から4Kクロツクパル
ス後である時刻T₅においてタイミング制御パル
スTCP₄を発生するように、制御タイマユニツト
１４をプリセツトすることによる簡単なやり方で
制御される。従つて、そのような構成により、ス
タート時刻T₀に続く４つの等しい長さの期間
（、、、）を構成するものとして、完全
な変換動作を見ることができる。（しかし、最後
の期間が終わつても入力信号Ｘが負の場合に
は、変換動作を実際に完了できないことに注意す
べきである。）これらの等間隔の４つの期間は、
タイミング制御パルスTCP発生器として、Ｋ個
のクロツクパルス毎に制御パルスを発生する簡単
なＫ分の１分周カウンタを使用することにより、
極めて容易に発生できる。

そのような構成によつて全ての期間、、
、はプリセツト（固定）されるから、フエー
ズ３の間の信号Ｘの積分時間はｎの簡単な引算関
数であることは明らかである。すなわち、信号Ｘ
はｋ−ｎに等しい期間だけ（Ｅとともに）積分さ
れ、それによりｎに従つて信号Ｘの積分期間を自
動的に調節する。そのようにして積分動作を自動
的に調節することにより、零オフセツト誤差を非
常によい精度で補償し、かつ利得オフセツト誤差
をも極めてよく補償する。

更に別の性能の改善、とくに利得安定度に関す
る改善は、期間とを固定させたまま、数ｎに
従つて期間との長さを自動的に制御すること
により達成できる。更に詳しくいえば、この改善
は期間との長さがＫの代わりに（Ｋ＋ｎ／
２）クロツクパルスに等しいように、タイミング
制御パルスTCP₃とTCP₄の発生を制御することに
より達成できる。

そのような制御作用により、Ａ−Ｄ変換器の実
効オフセツト誤差の変化によりひき起される出力
数Ｎのどのような変化も十分に減少させることを
示すことができる。期間とをそのように制御
するための装置の例を、変換の最終フエーズを実
行し、デジタルカウントＮを発生するために使用
される回路装置例の説明とともに後に説明する。

本発明の実施例の説明に戻つて、タイミング制
御パルスTCP₂（時刻T₂）は制御信号Ｂを高レベ
ルにし、次のタイミング制御パルスTCP₃は制御
信号Ｃを高レベルにするから、信号Ａ，Ｂ，Ｃは
フエーズ３の終わりには全て高レベルである。従
つて、ゲートＧ１１の出力は低レベルとなり、
FF５をリセツトしてスイツチ信号XSをターンオ
フ、スイツチ信号RBをターンオンさせる。従つ
て、積分器は再び向きを変え、勾配ｅ−Ｅでダウ
ンランプ（フエーズ４）を開始する。

制御信号Ｃが高レベルであるから、ゲートＧ８
の出力は高レベルであり、ゲートＧ１０の出力は
低レベルである。従つて、積分器の出力が基準レ
ベルＥ_rに達すると、ゲートＧ１７とＧ１６の出
力は高レベルとなる。これによりFF６とゲート
Ｇ１４を介してセツトされ、かつゲートＧ１７と
Ｇ１８で形成されるFFもセツトされ、従つて信
号ZSとHSをターンオフして積分器の出力をその
初期状態Esに復旧させる。

ゲートＧ１９の出力は、時刻T₅でタイミング
制御パルスTCP₄が発生された時に高レベルとな
り、積分器の出力が基準レベルＥ_rを横切つた時
に比較器がその比較信号を発生した場合に、ゲー
トＧ１７の出力は高レベルとなる。どちらが先に
きてもゲートＧ２０の出力は低レベルとなる。ゲ
ートＧ１７とＧ１９の出力がともに高レベルとな
ると、ゲートＧ２１の出力は低レベルとなる。

ゲートＧ２０の出力はFF９のＤ入力側に加え
られる。FF９はクロツクパルスの高レベル−低
レベル遷移によりトリガされる。従つて、FF９
の出力はゲートＧ２０が低レベルとなつた後の
最初の負クロツクパルスへのの遷移により高レベ
ルとなり、それによりゲートＧ２３を可能状態に
して、出力端子２２に所望のデジタル数を表す一
連のクロツクパルスを発生する。これらのクロツ
クパルスは、タイミング制御パルスTCP₄と零交
差比較信号（時刻T₆で生じる）の両者が発生さ
せるまで継続される。この時に、FF１０の出
力は高レベルとなつてFF９をゲートＧ２２を介
してリセツトし、出力カウンタを終わらせる。こ
の期間中に出力端子２２に与えられるクロツクパ
ルス数ＮはＸの大きさに対応する。

アナログ信号Ｘの極性は、積分器の出力がタイ
ミング制御パルスTCP₄の前または後にErを横切
つたかに従つて、出力端子２４に示される。比較
信号はゲートＧ１６を作動させ、その高レベル出
力はFF７を作動させて、制御信号Ａの状態を調
べさせる（時刻T₆で）。タイミング制御パルス
TCP₄がまだ生じていないとすると、制御信号Ａ
は依然として高レベルであり、FF７の出力は高
レベルとなつて正極性を示す。タイミング制御パ
ルスTCP₄が既に生じているとすると、制御信号
Ａは低レベルになつてしまつているだろうし、そ
れに従つてFF７の出力は低レベルとなり、負極
性を示す。

FF９とFF１０は比較器Ａ３の非同期動作を同
期させる作用をすることに注意されたい。正また
は負の全ての入力に対して、この回路は最後の桁
の半分の大きさで切り捨て、切り上げを行う。例
えば1/2LSBよりも小さい入力に対して出力カウ
ントは生じない。入力がちようど1/2LSBよりも
大きいとすると、１つの完全な出力パルスが生ず
る。第５，６図は正の負の入力に対する回路の動
作を示す波形図である。FF１０からの「変換完
了」状態信号は、完全な出力カウントパルス列が
発生された後で起こる。

変換のLSBにおけるジツタをさけるために、ク
ロツクの位相は変換の開始と同期させるべきであ
る。このために、ゲートＧ２４／Ｇ２５のFFは
ゲートＧ１２の出力によりセツトされて、クロツ
クパルス発生器を変換サイクルと同相で再スター
トさせる。このFFは変換の終わりに状態信号に
よつてリセツトされる。

第４図は前記のようにタイミング制御パルス
TCP₁等を発生するように構成された制御タイミ
ングユニツト１４の回路の詳細を示す。このユニ
ツトは２つの縦続接続のカウンタ７０，７２を含
む。カウンタ７０は普通の２進カウンタである。
カウンタ７２は都合の良い任意のコードでカウン
トでき、カウント数がＲ又はＲ−１のいずれかの
時には常に高レベルの出力を発生するために、対
応するデコーダ７４が設けられる。

カウンタ７０と７２がリセツトされた状態から
スタートして、カウンタ７２はカウンタ７０が2⁶
個のクロツクパルスをカウントするたびに、カウ
ンタ７０からパルスを１個受ける。従つて「カウ
ント＝Ｒ」は2⁶×Ｒ個のクロツクパルスごとに高
レベルとなる。「カウント＝Ｒ」が高レベルとな
ると、ゲートＧ３の出力は高レベルとなつてゲー
トＧ４の出力も高レベルにさせる。これは。カウ
ンタ７０のクロツク入力側における記号により示
されているように、クロツクパルスの高レベルか
ら低レベルへの遷移時に起こる。

クロツクパルスの次の低レベルから高レベルへ
の遷移においては、FF１のＱ出力は高レベルと
なつてTCP₁パルスを発生し、ゲートＧ７を介し
てカウンタ７０，７２の両方をリセツトする。そ
のためにゲートＧ３，Ｇ４とFF１のＤ入力側か
ら「カウント＝Ｒ」信号が除去される。

クロツクパルスの次の低レベルから高レベルへ
の遷移においては、FF１のＱ出力は低レベルと
なり、カウントを再開できるようにする。このよ
うに、更に別のＲ×2⁶個のパルスの後ではFF１
はタイミング制御パルスTCP₂を発生する。

この動作モードでは、カウンタ７０，７２は簡
単なＫ分の１分周カウンタ（Ｋ＝Ｒ×2⁶）として
動作することは明らかなであつて、前記した等し
い長さの期間、を定める。カウンタ７０，７
２がこの動作モードを続けることが許されるもの
とすると、更に２つの同一の期間、がタイミ
ング制御パルスTCP₃，TCP₄により定められる。
先に注意したように、そのような一様期間動作に
より行われる誤差の補正は全く良好であり、この
やり方は比較的簡単な計数回路しか必要としない
という利点を有する。

しかし、より優れた誤差補正を行うために、期
間、の長さを期間ととの間に発生される
誤差カウントに従つて制御する。このために、時
刻T₃において（即ち、積分器の出力がＥ_rに戻つ
た時刻）、比較器Ａ３からの比較信号は、ゲート
Ｇ９から制御タイマユニツト１４に連なるライン
７８に「誤差ロード」信号を発生させる。ここで
第４図を参照して、この信号はその低レベルから
高レベルへの遷移の時に誤差レジスタ８０を作動
させて、その時に２進カウンタ７０に含まれてい
る数をレジスタ８０にロードさせる。レジスタ８
０は、ライン８２における制御信号Ｂの状態によ
り示されるように、時刻T₃における誤差極性を
示す付加的な２進ビツトをＰで受ける。

時刻T₃の時に制御信号Ｂが高レベルだとする
と誤差は正であり、カウンタ７０からロードされ
る数はｎとなる。この数は誤差レジスタ８０にロ
ードされて１ビツト下げられる。即ち、例えばカ
ウンタ７０の2¹はレジスタ８０内では2⁰になり、
以下同様である。従つて、カウンタ７０内の数が
２で割られるから、誤差レジスタ８０内の数は
ｎ／２になる。

この時には制御信号Ｂは高レベルであるから、
ゲートＧ３はゲートＧ６の出力により動作不能に
され、ゲートＧ１はゲートＧ５の出力により動作
不能にされる。従つて、ゲートＧ１及びＧ３の何
れもこれらの状態の下で、タイミング制御パルス
TCP₃とTCP₄を発生するためにFF１を制御する
ように作動されることはできない。その代わり
に、FF１の制御は同等正比較器８４の出力とデ
コーダ７４からの「カウント＝Ｒ」ラインとに応
じてゲートＧ２により行われる。

同等性比較器８４は誤差レジスタ８０の内容
（即ち数ｎ／２）を、２進カウンタ７０内の数の
下５桁のビツトを構成するデジタル数と比較す
る。前記「誤差ロード」信号の後で、カウンタ７
０は2⁶×Ｒ個のクロツクパルスの範囲にわたつて
カウントを続ける。このカウント中にｎ／２に達
するごとに「同等性」高レベル信号が比較器８４
により発生器されるが、「カウント＝Ｒ」はそれ
らの時刻に高レベルではないから、ゲートＧ２は
オンされない。

最終的には2⁶×Ｒ個のクロツクパルスでカウン
ト＝Ｒは高レベルとなる。この時にカウンタ７０
の内容はキヤリーが生じて零になり、従つて比較
器８４からの同等性信号は低レベルである。さら
に別のｎ／２個のクロツクパルスの後では、カウ
ンタ７０内の数はｎ／２であり、「同等性」信号
は高レベルとなる。この高レベルの信号は高レベ
ルの「カウント＝Ｒ」信号とともにゲートＧ２を
ターンオンさせる。このためゲートＧ４の出力が
高レベルになり、FF１からタイミング制御パル
スTCP₃が発生され、カウンタ７０，７２はリセ
ツトされる。そうすると次にこれらのカウンタは
同一のシーケンスで動作してタイミング制御パル
スTCP₄を発生する。従つて、この動作モードで
はカウンタ７０と７２はクロツク周波数をｋ＋
ｎ／２で割り、前記指定した要求に従つて期間
、を発生する。

タイミング制御パルスTCP₂が発生される前に
フエーズ２が完了される場合には、即ち積分器の
出力が期間の終わる前にＥ_rに達したとする
と、誤差信号ｎは負となる。このような状態の下
では期間、の長さは長くするよりも短くすべ
きである。そのような負誤差を補正するために、
論理回路はFF１のターンオフとタイミング制御
パルスTCP₃，TCP₄の発生にゲートＧ１を使用す
るように構成される。ゲートＧ２及びゲートＧ３
はこのモードでは動作を停止させられる。

この場合にはライン７８にロード「誤差ロー
ド」信号が与えられる時に制御信号Ｂはなお低レ
ベル状態にあるから、誤差レジスタ８０にロード
されるＰビツトは低レベルであり、ゲートＧ５の
出力は高レベルとなつてゲートＧ１の１つの入力
側に有する入力を与える。ゲートＧ１の第２の入
力側は２進カウンタ７０の最上位のビツトMBS
（2⁵）出力側に接続されているから、64個のパルス
の各カウントサイクル中の32個のクロツクパルス
の後で、この入力側は高レベルとなる。ゲートＧ
１の第３の入力側にはデコーダ７４からの「カウ
ント＝Ｒ−１」のラインに接続される。このライ
ンは、カウンタ７２がＲカウントに達する前の最
後の64個のクロツクパルスの期間に高レベルとな
る。ゲートＧ１の第４の入力側には制御信号Ｂが
加えられる。この信号Ｂはタイミング制御パルス
TCP₂が生じた時に高レベルとなり、第２の期間
を終わらせる。ゲートＧ１の第５の入力側には
比較器８４から「同等性」信号が加えられる。

「誤差ロード」信号によりレジスタ８０にロー
ドされる数は、その時刻における実際の２進カウ
ントである。負の誤差に対しては正常な２進表記
におけるこの数は実際の誤差ではない。しかし、
誤差レジスタ８０にロードされる数は、２進の２
の補数であると考えると、所望の誤差信号を表す
ことに注意すべきである。この事実を利用して制
御回路は、「誤差ロード」信号が発生した時点で
制御信号Ｂが低レベルあることによつて誤差が負
であると示された時に、レジスタ８０にロードさ
れた数と2⁶×Ｒのカウント数との差に等しいカウ
ント数だけ、フルカウントの完了前に先立つてタ
イミング制御パルスTCP₃を発生するように構成
することができる。即ち、以下の説明から明らか
なように、これらの回路は（ｋ−ｎ／２）分周カ
ウンタとして機能する。

例を示すために、誤差レジスタ８０に２進数
11011がロードされたと仮定する（第４図にこの
数を括弧で囲んで示す）。この数は、２の補数と
して考えて、−５である（従つて零に達するには
更に５カウントを必要とすることを示す）。この
数をロードした後で、カウンタは動作を続け、2⁶
×Ｒのカウント（この時にタイミング制御パルス
TCP₂が発生されて制御信号Ｂは高レベルとな
る）を通過し、次の期間で再びカウントする。
2⁶×（Ｒ−１）クロツクパルスの後で、「カウント
＝Ｒ−１」の出力ラインは高レベルとなる。更に
次の32カウントの後で、MSB出力ライン（2⁵）は
高レベルとなる。従つて、比較器８４からの「同
等性」出力が加えられる入力側を除くゲートＧ１
の全ての入力側が高レベルとなるのは、この時刻
である。この「同等性」信はMSB出力ラインが
高レベルとなつた後の27個のクロツクパルス即ち
2⁶×Ｒのカウントに達する前の５個のパルスの時
に高レベルとなる。多少異なつたいい方をすれ
ば、ゲートＧ１の出力はクロツクパルスの総数
（タイミング制御パルスTCP₂をこえた後の）が次
に示すものに等しくなつた後で高レベルとなる。

2⁶（Ｒ−１）＋32＋27＝2⁶R＋32＋27−64 ＝2⁶R−５ ゲートG1の出力が高レベルとなると、FF１は
通常のやり方でトリガされて、タイミング制御パ
ルスTCP₃を発生する。そうするとカウンタ７
０，７２はリセツトされ、前と同様な動作を続け
て、期間の長さが期間に等しくなるように
（短縮された）タイミング制御パルスTCP₄を発生
する。

要約すると、第４図に示す制御タイマユニツト
１４は増幅器Ａ１，Ａ２と、比較器Ａ３と、抵抗
R₁，R₂とのドリフトの影響を最低レベルに減少
させるように時間間隔T₂−T₄、T₄−T₅（および
T₅−T₆）を短縮または延長するものである。これ
は従来のアナログ形ドリフト補正回路での問題が
起こることがなく、デジタル的に行われる。直流
誤差補正に加えて、この装置は比較器と増幅器の
応答特性に基づく誤差も小さくする。

端子２２に現れるデジタル出力はアナログ入力
信号に対応する数のクロツクパルス列により成
る。この出力信号は任意のカウンタによりパルス
数がカウントされる。このカウンタをリセツトす
るためにスタートパルスSPを用いることによ
り、状態信号が高レベルとなつた時のそのカウン
タのカウント数は、第５，６図に示されているよ
うに入力の正負に関係なくアナログ信号を正しく
表す。

動作の詳細な説明 以下に説明するのは、本発明のある特徴を理解
する助けとするために、ここで開示している装置
の重要な要素及びパラメータの間の関数を表すも
のと信ぜられている数学的な解析である。この解
析には種々の時刻（T₀，T₁等）と、前記した各
種の期間（時間）とを用いる。とくに第２図のグ
ラフ３０に示されている時刻と時間を用いる。特
有の時刻を要約するために次のような定義を行
う。

T₀ ｔ＝０： 実際の変換が開始される時刻 T₁ ｔ＝K1Δｔ： 周期ΔｔのクロツクパルスをK1個カウント
したタイミングカウンタにより定められる時刻
で、ｔ＝０からスタートする。

T₂ ｔ＝2K1Δｔ： 2K1のクロツクパルスをカウントしたタイミ
ングカウンタにより定められる時刻で、ｔ＝０
からスタートする。

T₃ ｔ＝（2K1＋ｎ）Δｔ： 基準レベルＥ_rに（再び）達したことを比較
器が合図する時刻。

T₄ ｔ＝（2K1＋K2）Δｔ： 2K1＋K2個のクロツクパルスがカウントさ
れたことをタイミングカウンタが合図する時
刻。

T₅ ｔ＝（2K1＋2K2）Δｔ： 2K1＋2K2個のクロツクパルスがｔ＝０から
カウントされたことをタイミングカウンタが合
図する時刻。

T₆ ｔ＝（2K1＋2K2−Ｎ）Δｔ： 第３及び最終の時間に対して基準レベルに達
した比較器により合図される時刻。

注：時刻T₃は時刻T₂の前または後に起こり得
る。同様に時刻T₆は時刻T₅の前または後に起
こり得る。従つて、正または負であり得るＮと
ｎは上記の時刻の定義と第２図には正として示
してある。

変換は別々の３種類の信号の逐次積分よりな
る。それらは Ｕ＝Ｅ＋ｅ Ｖ＝−Ｅ＋ｅ Ｗ＝Ｅ−ｘ−ｅ である。ここに、Ｅは基準電圧（または電流）、
ｘは変換すべき未知電圧（または電流）、ｅはさ
けることのできない回路オフセツト電圧（または
電流）である。

変換順序 フエーズ１ フエーズ１は時間T₀−T₁にわたつて行われる
信号Ｕの積分より成る。

フエーズ２ フエーズ２は時間T₁−T₃にわたつて行われる
信号Ｖの積分より成る。フエーズ２が終わると次
の式を書くことができる。

Ｅ_r＋∫^Ｔ１ _Ｔ０Udt＋∫^Ｔ３ _Ｔ１Vdt＝Ｅ_r この式に先に定義したパラメータを代入する
と、 ∫^Ｋ１〓^ｔ _０（Ｅ＋ｅ）dt＋∫^{（２Ｋ１＋ｎ）}〓^ｔ _Ｋ１〓_ｔ（−Ｅ＋ｅ）dt＝０ ｎ＝２Ｋ１ｅ／Ｅ−ｅ ………(1) フエーズ３ フエーズ３は時間T₃−T₄にわたつて行われる
信号Ｗの積分より成る。

フエーズ４ フエーズ４は時間T₄−T₆にわたつて行われる
信号Ｖの積分より成る。フエーズ４が終ると次の
式を書くことができる。

Ｅ_r＋∫^Ｔ４ _Ｔ３Wdt＋∫^Ｔ６ _Ｔ４Vdt＝Ｅ_r これに先に定義したパラメータを代入すると次
の式が得られる。

∫^{（２Ｋ１＋Ｋ２）}〓^ｔ _{（２Ｋ１＋ｏ）}〓_ｔ（Ｅ−ｘ＋
ｅ）dt＋∫^{２Ｋ１＋２Ｋ２−Ｎ）}〓^ｔ _{（２Ｋ１＋Ｋ２）}
〓_ｔ
（−Ｅ＋ｅ）dt＝０ この式の積分を実行し、ｎに(1)式を代入し、Ｎ
について解くと次式が得られる。

Ｎ＝１／（Ｅ−ｅ）^２〔Ｘ｛K2（Ｅ−ｅ）−2K1e｝＋2e²（K1＋K2）＋2eE（K1−K2）〕 ………(2) 最も簡単な場合としてK1＝K2＝Ｋとする、す
なわちタイマカウンタが簡単なＫ分の１分割カウ
ンタとすると、(2)式は次のようになる。

Ｎ＝Ｋ／（Ｅ−ｅ）^２｛Ｘ（Ｅ−3e）＋4e²｝＝Ｋ／（１−ｅ／Ｅ）^２｛Ｘ／ＥＸ（１−3e／Ｅ）＋4eｅ^２／Ｅ
^２｝ あるいは、 Ｎ＝Ｋ｛Ｘ／Ｅ（１−３ｅ／Ｅ）／（１−ｅ／Ｅ）^２＋４ｅ^２−Ｅ^２／（１−ｅ／Ｅ）^２｝ ………(3) (3)式の右辺の中かつこ内の各項を級数展開し、
ｅ／Ｅ＝αと書くことにすると(3)式は Ｎ＝Ｋｘ／Ｅ（１−α＋３α^２−５α^２＋………）＋4K（α^２＋２α^３＋３α^４＋………） ………(4) となる。α＝ｅ／Ｅは調整によつて室温において
零に等しくすることができる。また、適切な設計
によつて、正規の動作温度範囲にわたつて、ｅ／
Ｅを十分小さく保つというように、誤差項を制限
できる。そうするとα^２はαよりも十分に小さ
く、α^３はα^２よりも十分に小さいから、非常に
良い近似で(4)式を次のように書くことができる。

Ｎ≒ＫＸ／Ｅ（１−α）＋4Kα^２ ………(5) このようにして、前記した利得誤差項とオフセ
ツト誤差項を有する、電圧ＸからＮへの線形変換
が得られる。

このＡ−Ｄ変換器の性能は優秀ではあるが、次
に示すように大幅に改良できる。

ｎ＝２Ｋ１ｅ／Ｅ−ｅ＝２Ｋ１ｅ／Ｅ／１−ｅ／
Ｅ………(1) まず最初に(1)式を級数展開することにより次式
が得られる。

ｎ＝（α＋α^２＋α^３＋………）2K1 ここにα＝ｅ／Ｅである。(5)式について述べた
ことからｎは次のように書ける。

ｎ≒2K1α または ｎ／２≒K1ｅ／Ｅ ………(6) したがつて、変換のフエーズ３の初めには誤差
項ｎの非常に良い測定値が得られ、αに起因する
利得誤差を補正することが可能となる。

さて、(2)式を展開すると、 Ｎ＝Ｘ／Ｅ Ｋ２（１−ｅ／Ｅ）−２Ｋ１ｅ／Ｅ／（１−ｅ／Ｅ）^２＋２（Ｋ１＋Ｋ２）ｅ^２／Ｅ^２／（１
−ｅ／Ｅ）^２＋２（Ｋ１−Ｋ２）ｅ／Ｅ／（１−ｅ／Ｅ）^２ K2＝（１＋ｅ／Ｅ）K1としてこれを上式に代
入すると、 Ｎ＝Ｘ／Ｅ Ｋ１（１−ｅ^２／Ｅ^２）−２Ｋ１ｅ／Ｅ／
（１−ｅ／Ｅ）^２＋ ＋２ｅ^２／Ｅ^２Ｋ１（２＋ｅ／Ｅ）／（１−ｅ／Ｅ）
^２−２ｅ^２／Ｅ^２Ｋ１／（１−ｅ／Ｅ）^２ この式にα＝ｅ／Ｅを代入すると、 Ｎ＝Ｘ／ＥK1１−２α−α^２／１−２α＋α^２＋Ｋ１（
２α_２＋２α^３）／１−２α＋α^２ となる。この式を級数展開すると Ｎ＝Ｘ／ＥK1（１−２α^２−12α^３…………）＋K1 （２α^２＋６α^３………） となる。前記したようにαを非常に小さくできる
から、この式は非常に良い近似で次のようにな
る。

Ｎ＝Ｘ／ＥK1（１−２α^２）＋K1・２α^２ ………(7) K2＝K1（１＋ｅ／Ｅ）＝K1＋K1e／Ｅとする
ことにより、この優れた結果が得られる。(6)式に
戻るとこれは次のようになることがわかる。

K2＝K1＋ｎ／２ ………(8) 従つて、フエーズ２の終わりにｎの評価を持つ
ことにより、変換の残りの部分に対して(8)式に従
つてタイマカウンタの分周比を修正できる。これ
により以前の利得誤差係数は、零オフセツト誤差
係数と同じレベル、つまりα^２のオーダーまで減
少される。

以上行つた数学的な解析は適切な係数の厳密に
数学的な取扱いを表すものであり、上記解析中で
注意したようにある程度の近似と仮定を必然的に
基にすることを理解すべきである。従つて、結果
は変換器の特性の確実に現実的な表現を与えるも
のと信じられるが、本発明のどのような具体例に
おいても、実際の性能は理論上の性能から外れて
もよいことに注意すべきである。従つて、先の数
学的解析は、本発明に具体化したあらゆる形式の
装置の全ての面での必然的に完全な説明である、
といういい方はここではしていない。それより
も、この解析は本発明のここで説明した実施例が
動作する態様をよく理解することを可能にする補
足的な情報を提供することを目的とするものであ
る。

以上本発明を詳細に説明したが、以下に本発明
の主な実施の態様を記載する。

(1) 測定サイクル中に未知アナログ信号と基準信
号を積分器に制御可能なように加えて、その積
分器を先ず最初に基準レベルから１つの向きに
次第に変化させ、それから前記基準レベルへ戻
るように次第に変化させ、積分器の動作をタイ
ミング制御し、且つ前記積分器が前記未知アナ
ログ信号の制御の下に作動されている間に累積
される積分量により反映されるものとして前記
未知アナログ信号を示す時間測定に従つてデジ
タル出力信号を発生するこめのクロツクパルス
装置も含まれてなる未知アナログ信号を対応す
るデジタル信号に変換する方法において、前記
積分器の出力を前記基準レベルから離れる向き
に次第に変化させ、それから前記基準レベルへ
向かつて次第に戻るようにさせて、(1)前記基準
レベルへ戻る時刻と、(2)前記測定に先立つ予備
変換サイクルの開始に続く所定の時刻との間の
クロツクパルス時間により示されるオフセツト
誤差のデジタル測定量を発生させるために、前
記未知アナログ信号を加えることなしに基準信
号を前記積分器に加える、前記予備変換サイク
ルを通じて前記積分器をまず最初に動作させ、
それから前記積分器を、前記オフセツト誤差の
量に対してデジタル出力信号を変更するよう
に、前記予備変換サイクル中に発生される前記
クロツクパルス時間に従つて積分作用を制御す
るように前記測定サイクルの間動作させること
を特徴とするシステムのオフセツト等に起因す
る前記出力信号中の誤差量を減少させるための
アナログ−デジタル変換方法。

(2) 態様(1)に記載の方法において、前記測定サイ
クル中の前記積分動作は、前記未知アナログ信
号が前記積分器に加えられている時間の長さを
調整することにより制御されてなる方法。

(3) 態様(1)に記載の方法において、前記測定サイ
クル中に前記未知信号を前記積分器に加えるこ
とにより前記積分器のランプアツプが発生さ
れ、前記ランプバツクは積分器に基準信号を加
えることにより行われ、(a)前記測定サイクル中
の基準への復帰と、(b)前記測定サイクルのスタ
ートに続く基準時間との間のクロツクパルス数
に従つてデジタル出力信号が発生され、前記積
分動作は、前記予備変換サイクルの終わりに前
記基準レベルへの前記積分器出力の復帰に応答
して、少なくとも一部は前記測定サイクルのス
タートにより制御され、前記予備変換器のスタ
ートにより制御され、前記予備変換サイクルの
終わりに続く所定の長さの時間で前記測定期間
を終わらせてなる方法。

(4) 態様(3)に記載の方法において、前記期間の長
さは前記よび変換サイクル中に発生される前記
クロツクパルス時間により決定され、それによ
り積分動作はデジタル的に測定されるオフセツ
ト誤差に従つて前記アナログ信号の積分の開始
時刻と終了時刻との両方を調節することにより
制御されてなる方法。

(5) 態様(3)に記載の方法において、測定サイクル
中の前記ランプアツプの終了と前記基準時間の
発生との間の時間長を、前記予備変換サイクル
中に定められたクロツクパルス時間に従つて自
動的に制御する過程を含んでなる方法。

(6) 態様(3)に記載の方法において、前記予備変換
サイクル中のランプアツプは一定の時間だけ前
記積分器に基準信号を加えることにより発生さ
れてなる方法。

(7) 測定サイクル中に未知アナログ信号と基準信
号を積分器に制御可能なように加えて、その積
分器をまず最初に基準レベルから離れる向きに
次第に変化させ、それからその基準レベルへ向
かつて戻るように次第に変化させ、積分器の動
作のタイミングをとるため、および前記未知ア
ナログ信号の制御の下に前記積分器が作動され
ている期間中に累積された積分量により反映さ
れる前記未知アナログ信号の大きさを示す時間
測定値に従つてデジタル出力信号を発生するた
めのクロツクパルス発生器も含まれ、前記測定
サイクルに先立つ予備変換サイクル中に前記積
分器を動作させる第１装置と、前記測定サイク
ル中に前記積分器を動作させる第２装置とを有
し、前記予備変換サイクルでは、(a)前記基準レ
ベルの復帰時刻と、(b)前記予備サイクルのスタ
ート時刻との間のクロツクパルス時間により示
されるオフセツト誤差のデジタル測定値を発生
させるために、前記積分器の出力を基準レベル
から離れる向きに次第に変化させ、それから前
記基準レベルへ向かつて次第に復帰させるよう
に、前記未知信号なしに前記基準信号が前記積
分器に加えられることを特徴とするアナログ−
デジタル変換器。

(8) 態様(7)に記載の装置において、前記未知信号
が前記積分器に加えられている時間の長さを調
節することにより、前記測定サイクル中の前記
積分動作に制御するために前記クロツクパルス
時間に応答する装置を更に備えてなる装置。

(9) 態様(7)に記載の装置において、前記積分器に
前記未知アナログ信号を加えることにより前記
積分器のランプアツプを生じさせ、かつ積分器
に基準信号を加えることにより前記ランプバツ
クを発生させるために前記測定サイクル中に動
作する装置と、前記予備変換サイクルの終わつ
た時に前記積分器出力の基準レベルへの復帰に
応じて前記測定サイクルを開始させ、前記予備
変換サイクルの終わりに続く所定の時間に前記
測定時間を終わらせることにより、少なくとも
部分的に前記積分動作を制御する装置とを更に
備え、デジタル出力は(a)前記測定サイクル中の
基準への復帰と、(b)前記測定サイクルの開始に
づく基準時間との間におけるクロツクパルス数
に従つて発生されてなる装置。

(10) 態様(9)に記載の装置において、前記予備変換
サイクル中に発生される前記クロツクパルス時
間により前記期間を決定し、それによりデジタ
ル的に測定されるオフセツト誤差に従つて前記
アナログ信号の積分の開始時刻と終了時刻とを
調整することにより積分動作を制御する装置を
備えてなる装置。

(11) 態様(9)に記載の装置において、測定サイクル
中の前記ランプアツプの終わりと前記基準時刻
の発生との間の時間長を自動的に制御するため
に前記クロツクパルス時間に応答する装置を備
えてなる装置。

(12) 態様(9)に記載の方法において、前記積分器に
一定時間だけ基準信号を加えることにより、前
記予備変換サイクル中にランプアンプを発生す
る装置を備えてなる装置。

(13) 積分器と、この積分器がある所定の時間だ
け１つの向きに一定の傾斜割合で基準レベルま
でレベルを変えられる１つの期間、およびその
後に逆向きにその積分器が一定の傾斜割合でレ
ベルを変えられる他の１つの期間の連続する２
つの期間より成る動作サイクルの間開始時から
前記積分器を動作させる装置と、積分器の入力
側に所定の長さの第１期間中に１つの極性の基
準信号を加えるとともに所定期間だけ未知アナ
ログ信号を加える装置と、第２の期間中積分器
に前記１つの極性とは逆極性の基準信号を与え
て前記基準レベルまで前記積分器を逆向きに一
定の傾斜割合でレベルを変化させる装置と、前
記積分器の出力側に結合されて積分器の出力が
前記基準レベルに戻つたときに比較信号を発生
する比較器と、前記第１期間の終りに続く所定
の時刻にタイミング制御パルスを発生するクロ
ツク装置と、このクロツク装置に結合されて前
記比較器の出力により制御されて前記タイミン
グ制御パルスと前記比較信号の発生との間のク
ロツクパルスの数を表すデジタル出力信号を発
生するデジタル化装置とを備えることを特徴と
するアナログ−デジタル変換器。

(14) 態様（13）に記載の装置において、前記基
準レベルから前記１つの向きにずれているレベ
ルに前記積分器の出力をセツトするために前記
開始時刻よりも前に動作でき、前記逆向きで前
記基準レベルへ向かつて前記積分器をランプさ
せる装置を含む初期設定装置と、この初期設定
装置の動作に応答して前記積分器の出力が前記
基準レベルに達した時に前記比較器の出力に応
答して開始信号を発生し、前記Ａ−Ｄ変換器の
ために開始時刻を示す信号発生器と、前記動作
サイクルの間前記Ａ−Ｄ変換器を作動させるた
めに前記開始信号により動作できる装置とを備
えてなる装置。

(15) 未知アナログ信号が積分回路に加えられ
て、その積分回路をアナログ信号の大きさに関
連するランプレートで基準レベルから一定の速
さで離れさせ、かつクロツクパルス発生器が作
動される測定時間であつて、前記クロツクパル
ス発生器は作動により前記測定時間中に累積さ
れた積分量に応答するデジタル信号を発生する
前記測定時間を含む測定サイクルの間変換器を
作動させてなる未知アナログ信号を対応する信
号に変換する技術であつて、積分回路中のオフ
セツトに起因する誤差の量を減少させるための
前記未知アナログ信号の印加前に積分回路を動
作させる方法において、前記積分回路の出力を
基準レベルから次第に遠ざけるために与えられ
た極性を持つ基準信号を第１の準備期間の間前
記積分器に与える過程と、前記積分回路の出力
を前記基準レベルへ戻すために前記与えられた
極性とは逆の極性を持つ第２の基準信号を前記
第１の準備期間に続く第２の準備期間の間前記
積分回路に加える過程と、その後で前記積分回
路の出力の前記基準レベルへの復帰と前記第１
の準備期間の終りに続く所定期間の終りとの間
の時間長に従つて前記積分回路の積分動作を制
御して、前記時間長により示されるオフセツト
の変化を補償するために前記測定サイクルの間
前記積分回路を動作させる過程とを備えること
を特徴とする積分回路を動作させる方法。

(16) 態様（15）に記載の方法において、前記測
定サイクル中の前記積分動作は前記測定期間の
長さを調節することにより制御されてなる方
法。

(17) 態様（15）に記載の方法において、前記第
１および第２の期間は予め設定された（固定）
時間であり、前記積分動作は前記積分回路出力
の前記基準レベルへの復帰に応答する前記測定
期間の開始と、前記第２の予備期間の終りに続
く所定の長さの時間における前記測定期間の終
りとにより制御されてなる方法。

(18) 態様（17）に記載の方法おいて、前記所定
の長さの時間は、前記積分回路の前記基準レベ
ルへの前記復帰と、前記第１の期間の終りに続
く前記所定時間の終りとの間の時間長に従つて
自動的に制御されてなる方法。

(19) 少なくとも１つの基準信号と未知信号とを
含む連続する信号を受けて１つの極性領域内で
基準レベルから一定の勾配で上昇し、かつその
基準レベルへの一定の勾配で戻るようにされる
積分器と、この積分器の出力側に結合されて出
力信号が基準レベルに戻る時刻を検出する比較
器と、時間間隔を測定して希望のデジタル数を
発生するためのクロツクパルス装置と、積分器
とクロツクパルス装置の動作を制御する制御回
路装置と、変換動作中に前記基準レベルへ戻る
動作の終りに前記積分器の出力が基準レベルに
達した時に前記制御回路装置に制御論理信号を
加えるために前記比較器の出力側を前記制御回
路装置に結合するための装置とを有するアナロ
グ−デジタル変換器において、変換動作の前に
動作して前記基準レベルに対する一定勾配のレ
ベル変化と同じ極性領域内で前記基準レベルか
らずれている所定レベルに積分器の出力をオフ
セツトするように動作できる第１装置と、前記
積分器の出力を前記所定レベルから前記基準レ
ベルへ向かつて一定の勾配で変化させるために
スタート信号に応答する第２装置と、変換動作
を開始させるかめの装置を含み、前記第２装置
の制御の下に前記積分器の出力が基準レベルに
達した時に前記比較器の出力に応答する第３装
置とを備えることを特徴とするアナログ−デジ
タル変換器。

(20) 態様（19）に記載の装置において、前記第
３の装置は前記クロツクパルス装置からのクロ
ツクパルスのカウントを開始させる装置を含ん
でなる装置。

(21) 態様（19）に記載の装置において、未知ア
ナログ信号を加えられることにより前記アツプ
ランプを行わせ、かつ前記積分器に前記基準信
号を加えることにより前記ダウンランプを行わ
せる装置が含まれてなる装置。

(22) 態様（21）に記載の装置において、前記第
２装置は前記積分器の出力を前記基準レベルへ
向けて変換動作中のダウンランプと同じランプ
レートでランプ動作をさせるために、前記基準
信号を前記積分器に加える装置を有してなる装
置。

(23) 態様（19）に記載の装置において、前記第
３装置は、まず初めに装置内の正味の誤差を決
定する目的で積分器が連続する逆極性の基準信
号によりランプアツプおよびランプバツクされ
る予備変換サイクルを前記積分器に行わせ、そ
れから積分器が未知アナログ信号によつてラン
プアツプされ、それから前記予備変換サイクル
中にランプバツクを行わせるこめに積分器に加
えられたのと同じ基準信号により基準レベルへ
ランプバツクされるような変換サイクルの間前
記積分器を動作させるための装置をそなえてな
る装置。

(24) 態様（23）に記載の装置において、前記第
２装置は前記同じ基準信号を前記積分器に加え
てその積分器を基準レベルへ向けてランプさせ
る装置を含み、それにより基準レベルへ向うラ
ンプバツクは前記積分器の全ての機能に対して
常に同じレートであり、そのために比較装置の
応答時間にもとづく誤差を小さくしてなる装
置。

【図面の簡単な説明】

第１図は本発明の変換器の全体の構成を示すブ
ロツク図、第２図は典型的な変換動作中に起こる
種々の事象と信号との時間関係を示すタイミング
図、第３図はシーケンス制御論理ユニツトの回路
構成図、第４図は制御タイマユニツトの回路構成
図、第５図及び第６図は出力カウントが発生され
る態様を示すタイミング図である。 なお図面に用いた符号において、１０……積分
ユニツト、１２……シーケンス制御論理ユニツ
ト、１４……制御タイマユニツト、２６……積分
回路、７０，７２……カウンタ、７４……デコー
ダ、８３……誤差レジスタ、８４……同等性比較
器である。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも１つの基準信号〔Ｅ〕と１つの未
   知アナログ信号〔Ｘ〕とを含む連続した信号を加
   えて、出力を１つの基準レベル〔Er〕から或る
   １つの極性の領域内でランプ・アツプさせ、次に
   再びこの基準レベル〔Er〕にランプ・バツクさ
   せるようにした積分器と、前記積分器の出力を受
   けて、この出力が前記基準レベル〔Er〕に等し
   くなつた時に信号を発する比較器と、時間間隔を
   測定するためのクロツクパルス発生器と、前記積
   分器とクロツクパルス発生器との機能を制御する
   制御回路と、変換動作時の前記ランプ・バツクの
   終りで、前記積分器の出力が基準レベル〔Er〕
   に達したときに、前記比較器の出力に基づいて制
   御論理信号を前記制御回路に供給する回路とを有
   する型のアナログ−デジタル変換器において、 変換動作の開始に先立つて、前記積分器の出力
   を前記基準レベル〔Er〕から前記ランプ・アツ
   プ・バツクが行われる一極性の領域においてオフ
   セツトした値〔Es〕に保つ第１の手段； スタートパルス〔SP〕に応答して、前記積分
   器の出力を前記オフセツトした値〔Es〕から前
   記基準レベル〔Er〕にランプさせる第２の手
   段； 前記積分器の出力が前記一極性の領域にオフセ
   ツトした値〔Es〕からランプして前記基準レベ
   ル〔Er〕に達した時に、前記比較器からの出力
   信号に応答して変換動作を開始させる第３の手段
   を夫々具備し、 前記第３の手段は前記変換動作に先立つて誤差
   補正を行う誤差補正手段を具備し、 この誤差補正手段は、前記或る１つの極性の領
   域内で所定の手順で前記積分器をランプアツプ及
   びランプバツクさせる手段と、前記誤差補正を行
   つているときのランプバツクの際に、積分出力が
   前記基準レベル〔Er〕に達したとき、前記比較
   器の出力に応答して前記変換動作を開始させる手
   段とを具備することを特徴とするアナログ−デジ
   タル変換器。