JPS5922600Y2 - リニアライザ - Google Patents

Description

【考案の詳細な説明】 本考案は、アナログ入力端子をリニアライズされたパル
ス幅信号に変換する非線形二重積分形のリニアライザの
改良に関するものである。

従来、非線形二重積分形のリニアライザは、入力電圧の
非直線性を等間隔の折れ点を有する折れ線で近似してお
り、折れ点の数がリニアライザの近似精度を決定してい
た。

このため、入力端子が入力レンジの一部分のみで異なる
曲りを示すような場合、その部分を精度良く近似するた
めには全体の折れ点の数を多くしなければならず、少な
い折れ点で高精度の近似を行なうことはできなかった。

本考案は、上記のような従来装置の欠点をなくし、折れ
点の間隔を不等間隔とすることにより、少ない折れ点で
高精度の近似を行なうことのできるリニアライザを簡単
な構成により実現することを目的としたもので゛ある。

第１図は本考案のリニアライザの一実施例を示す構成図
である。

図において、Ａ１は演算増幅器、Ｒ１，Ｒ２は抵抗、Ｃ
１はコンデンサで、これらは加算積分器ＩＮＴを構成し
ている。

ＳＷｌは基準信号Ｐｓに応じて駆動されるスイッチ、Ｓ
Ｗ２は出力信号５ｏｕｔに応モ動されるスイッチである
。

ＣＯＭは加算積分器ＩＮＴの出力Ｅｏを零レベルと比較
する比較器、ＮＯＲは比較器ＣＯＭの出力Ｓｃと基準信
号Ｐｓとが印加され出力信号Ｓ。

ｕｔを発生する論理回路で、ここではノアゲートを示し
ている。

ＩＮＶは反転回路である。

ＣＰＧは任意に設定されたプログラムに従ってクロック
パルスＰｃを発生するパルス発生器、ＣＯＵはクロック
パルスＰｃを計数するカウンタ、ＲＯＭは任意のテ゛イ
ジタル値を記憶し、カウンタＣＯＵの計数値に応じて記
憶内容が続み出されるディジタルメモリ、ＤＡはディジ
タルメモリＲＯＭの出力をアナログ電圧Ｅ１に変換する
ディジタル・アナログ変換器（以下、Ｄ／Ａ変換器と略
記する）である。

入力電圧Ｅ＋ｎはスイッチＳＷ１を介して加算積分器Ｉ
ＮＴに印加され、Ｄ／Ａ変換器ＤＡの出力Ｅ１はスイッ
チＳＷ２を介して加算積分器ＩＮＴに印加されている。

上記のように構成された本考案のリニアライザの動作を
第２図の波形図を使用して説明すると次の通りである。

基準信号Ｐｓが図に示す如き波形を有するパルス幅信号
であると、基準信号Ｐｓが゛Ｈ゛レベルである区間はス
イッチＳＷ１がオンとなり、加算積分器ＩＮＴは入力電
圧Ｅ１ｏを積分する。

この時、加算積分器ＩＮＴの出力Ｅｏは負の値となるの
で、比較器ＣＯＭの出力Ｓｃは“Ｌ”レベルとなり論理
回路ＮＯＲの出力信号Ｓ。

Ｕｌも“Ｌ“レベルとなっている。

これに応じて、スイッチＳＷ２はオフとなっている。

また、出力信号Ｓ。ｕｌは反転回路ＩＮＶを介し、カウ
ンタＣＯＵにリセット信号として印加されているので、
カウンタＣＯＵの計数値は零となっている。

次に、基準信号Ｐｓの立上がりから一定時間が経過し、
基準信号Ｐｓが“Ｌ９９レベルになると、論理回路ＮＯ
Ｒの出力信号Ｓ。

ｕｏが゛°Ｈ゛レベルとなるので、今度はスイッチＳＷ
１に代わってスイッチＳＷ２がオンとなる。

出力信号Ｓ。ＵｌはカウンタＣＯＵのリセットを解除す
るとともに、パルス発生器ＣＰＧに１〜リガを与えるの
で、クロックパルスＰｃがカウンタＣＯＵに印加される
。

ディジタルメモリＲＯＭはカウンタＣＯＵの計数値によ
り指定されたアドレスの記憶内容を出力し、そのテ゛イ
ジタル信号はＤ／Ａ変換器ＤＡによりアナログ電圧Ｅｌ
に変換され、スイッチＳＷ２を介して加算積分器ＩＮＴ
に印加される。

ここで、加算積分器ＩＮＴはアナログ電圧Ｅｌを逆方向
に積分し、積分出力Ｅｏが零となると、比較器ＣＯＭの
出力Ｓｃが反転して論理回路ＮＯＲの出力信号Ｓ。

ｕｔが“Ｌ“レベルとなるので゛、スイッチＳＷ２がオ
フとなり、加算積分器ＩＮＴの積分動作が停止される。

また、出力信号Ｓ。ｕｔは反転回路ＩＮＶを介してカウ
ンタＣＯＵに印加され、カウンタＣＯＵをリセットする
。

このようにして、入力電圧Ｅｌｎはその大きさに対応し
たパルス幅を有する出力信号Ｓ。

ｕｔに変換されるわけであるが、加算積分器ＩＮＴを逆
方向に積分するアナログ電圧Ｅｌの大きさがクロックパ
ルスＰｃの印加とともに変化するので、出力信号Ｓ。

ｕｔは入力電圧Ｅｉｎに対して非直線性を有することに
なる。

したがって、アナログ電圧Ｅ１の変化の度合を適当に選
スク゛ことにより、入力電圧ＥＩｎをリニアライズした
出力信号Ｓ。

Ｕ、を得ることができる。第２図に示されるように、ア
ナログ電圧Ｅ１の積分波形は折れ線となっており、この
折れ線で入力電圧Ｅ１ｏの非直線性を近似することによ
り入力電圧Ｅ１ｎをリニアライズすることができる。

ここで、折れ線の傾きはディジタルメモリＲＯＭの記憶
内容に対応したものであり、折れ点の間隔ｔ１〜ｔ３は
クロックパルスＰｃの周期に対応したものである。

したがって、曲りの複雑な部分ではクロックパルスＰｃ
の周期を短くして折れ点の間隔を狭くし、曲りの単純な
部分ではクロックパルスＰｃの周期を長くして折れ点の
間隔を広くすることができ、少ない折れ点で高精度の近
似を行なうことができる。

なお、クロックパルスＰｃの周期は、入力電圧ＥＩｏの
非直線性に合わせてパルス発生器ＣＰＧ内で予めプログ
ラムされているものであり、パルス発生器ＣＰＧは時間
とともに周期を変えてクロックパルスＰｃを発生し、カ
ウンタＣＯＵに印加する。

第３図は本考案のリニアライザの他の実施例を示す構成
国である。

図に示す装置は前記第１図のノニアライザにおいて、パ
ルス発生器ＣＰＧを発振器Ｏ５Ｃ、データセレクタＤＳ
およびセレクト信号発生器ＳＳＧを用いて構成したもの
である。

図において、前記第１図と同様のものは同一符号を付し
て示す。

発振器Ｏ３Ｃは周期の異なる４つのパルス信号Ｐ１〜Ｐ
４を発生するもので、その周期Ｔ１〜Ｔ４は例えば次の
ように選ばれている。

テ゛−タセレクタＤＳは印加されるセレノ１へ信号ａ、
ｌ）の状態に応じて所定のパルス信号Ｐ１〜Ｐ４を
選択し、クロックパルスＰｃとしてカウンタＣＯＵに供
給する。

セレクト信号発生器ＳＳＧは２値のセレクト信号ａ、
ｌ）を発生するもので、その信号レベルとテ゛−タセ
レクタＤＳにより選択されるパルス信号Ｐ１〜Ｐ４の関
係は次表のようになっている。

第４図はセレクト信号ａ、 ｌ）とテ゛−タセレクタ
ＤＳから出力されるクロックパルスＰｃとの関係を示す
波形図である。

図に示されるように、セレクト信号ａ、 １）の状態
を制御することによりクロックパルスＰｃの周期を任意
に変化させることができる。

ここで、セレクト信号発生器ＳＳＧは時間とともにセレ
クト信号ａ、 ｌ）の組み合わせを変化させ、クロッ
クパルスＰｃ、すなわち折れ点の間隔を所望の状態とす
るようにプログラムされてＵ）る。

第４図に示す例においては、折れ点の間隔を次第に狭く
するようにクロックパルスＰｃが発生されている。

なお、他の部分の動作は前記した第１図の装置と同様で
ある。

以上説明したように本考案のリニアライザは、入力電圧
を一定時間積分した後、時間とともにその大きさが変化
する基準電圧を逆方向に積分し、積分出力が零となるま
での時間に対応したパルス幅を有する出力信号を得るよ
うにした非線形二重積分形のリニアライザにおいて、ク
ロックパルスを計数するカウンタの計数値に応じて読み
出されるディジタルメモリの出力をＤ／Ａ変換して基準
電圧を発生するとともに、このクロックパルスの周期を
予め設定されたプログラムに従って変化させるようにし
ているので、折れ点の間隔を不等間隔とし、少ない折れ
点で高精度の近似を行なうことのできるリニアライザを
簡単な構成により実現することができる。

【図面の簡単な説明】

第１図および第３図は本考案のリニアライザの実施例を
示す構成図、第２図および第４図はその動作を説明する
ための波形図である。 Ａ１・・・・・・演算増幅器、Ｒ１，Ｒ２・・・・・・
抵抗、Ｃ１・・・・・・コンテ゛ンサ、ＩＮＴ・・・・
・・加算積分器、ＳＷｌ、ＳＷ２・・・・・・スイッチ
、ＣＯＭ・・・・・・比較器、ＮＯＲ・・・・・・論理
回路、ＩＮＶ・・・・・・反転回路、ＣＰＧ・・・・・
・パルス発生器、ＣＯＵ・・・・・・カウンタ、ＲＯＭ
・・・・・・ディジタルメモリ、ＤＡ・・・・・・テ゛
イジタル・アナログ変換器、Ｏ２０・・・・・・発振器
、ＤＳ・・・・・・データセレクタ、ＳＳＧ・・・・・
・セレクト信号発生器。

Claims (1)

【実用新案登録請求の範囲】
1. クロックパルスを発生するとともにこのクロックパルス
   の周期を予め設定されたプログラムに従って変化させる
   パルス発生器と、このクロックパルスを計数するカウン
   タと、任意のディジタル値を記憶するとともにこの記憶
   内容が前記カウンタの計数値に応じて続み出されるディ
   ジタルメモリと、このテ゛イジタルメモリの出力をアナ
   ログの基準電圧に変換するディジタル・アナログ変換器
   とを具備し、入力電圧を一定時間積分した後、前記基準
   電圧を逆方向に積分し、積分出力が零となるまでの時間
   に対応したパルス幅を有する出力信号を得るようにして
   なるリニアライザ。