JPS62192090A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62192090A JPS62192090A JP61034374A JP3437486A JPS62192090A JP S62192090 A JPS62192090 A JP S62192090A JP 61034374 A JP61034374 A JP 61034374A JP 3437486 A JP3437486 A JP 3437486A JP S62192090 A JPS62192090 A JP S62192090A
- Authority
- JP
- Japan
- Prior art keywords
- precharge
- balance
- sense amplifier
- detects
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000001514 detection method Methods 0.000 abstract description 7
- XEBWQGVWTUSTLN-UHFFFAOYSA-M phenylmercury acetate Chemical compound CC(=O)O[Hg]C1=CC=CC=C1 XEBWQGVWTUSTLN-UHFFFAOYSA-M 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100369641 Mus musculus Tigit gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の第１」用分野〕
本発明は、半導体記憶装置に係り、アドレス信号の変化
を検出し、プリチャージバランス用のパルスを発生する
パルス発生回路の構成に関するものである。
を検出し、プリチャージバランス用のパルスを発生する
パルス発生回路の構成に関するものである。
従来、半導体記憶装置（以下ＬＳＩメモリと略す）、特
に外部同期信号を必要としないスタティックメモリは、
アドレス信号の変化を検出し、プリチャージ、バランス
用のパルス発生回路の構成が第２図に示すようになって
いる。すなわち、行（ロウ）アドレスが変化すると、プ
リチャージバランス用のパルス発生回路から、プリチャ
ージ。
に外部同期信号を必要としないスタティックメモリは、
アドレス信号の変化を検出し、プリチャージ、バランス
用のパルス発生回路の構成が第２図に示すようになって
いる。すなわち、行（ロウ）アドレスが変化すると、プ
リチャージバランス用のパルス発生回路から、プリチャ
ージ。
バランス用信号φ８が発生され、全ディジット線。
センスアンプ、及びリードパスのプリチャージ。
バランスを行なう。
上述した従来のプリチャージ、バランス用のパルス発生
回路の構成は、ロウアドレスが変化すると、フリチャー
ジ、バランス用のパルス発生回路から、プリチャージ、
バランス相信号φ工が発生し、全ティジット線、センス
アンプ、及びリードパスのプリチャージ、バランスを行
なうが、列（カラム）アドレスが変化しても、センスア
ンプ。
回路の構成は、ロウアドレスが変化すると、フリチャー
ジ、バランス用のパルス発生回路から、プリチャージ、
バランス相信号φ工が発生し、全ティジット線、センス
アンプ、及びリードパスのプリチャージ、バランスを行
なうが、列（カラム）アドレスが変化しても、センスア
ンプ。
及びリードパスのプリチャージ、バランスを行なわない
ので、カラムアドレスのみ変化した時に、リードパス、
センスアンプのデータ転換に時間がかかりアクセスの高
速化ができないという欠点がある。
ので、カラムアドレスのみ変化した時に、リードパス、
センスアンプのデータ転換に時間がかかりアクセスの高
速化ができないという欠点がある。
本発明は、ロウアドレスの変化を検出し、全ティジット
線をプリチャージ、バランスする。プリチャージ、バラ
ンス信号を発生するプリチャージ。
線をプリチャージ、バランスする。プリチャージ、バラ
ンス信号を発生するプリチャージ。
バランス用パルス発生回路と、全アドレスの変化を検出
し、センスアンプ、リードパスを、プリチャージ、バラ
ンスするプリチャージバランス信号を発生するプリチャ
ージ、バランス用パルス発生回路を有する。
し、センスアンプ、リードパスを、プリチャージ、バラ
ンスするプリチャージバランス信号を発生するプリチャ
ージ、バランス用パルス発生回路を有する。
次に、本発明について、図面を参照して説明する。第１
図は本発明による記憶装置内の動作の流れを示す装置構
成の一実施例である。この構成において、第２図に示し
た従来例と異なるのは、カラムアドレスの変化を検出す
る、アドレス変化検出回路１ｉと、センスアンプ、及び
リードパスをプリチャージ、バランスするための、プリ
チャージ、バランス用パルス発生回路１２を有している
点である。
図は本発明による記憶装置内の動作の流れを示す装置構
成の一実施例である。この構成において、第２図に示し
た従来例と異なるのは、カラムアドレスの変化を検出す
る、アドレス変化検出回路１ｉと、センスアンプ、及び
リードパスをプリチャージ、バランスするための、プリ
チャージ、バランス用パルス発生回路１２を有している
点である。
第１図の構成は、ロウアドレスが変化すると、その変化
をアドレス変化検出回路１が検出し、プリチャージ、バ
ランス用パルス発生回路２及び１２を駆動し、プリチャ
ージ、バランス用信号φ工及びφ、が発生され、全ディ
ジット線、センスアンプ、及び、リードパスがプリチャ
ージ、バランスされる。また、カラムアドレスが変化す
ると、その変化をアドレス変化検出回路１１が検出し、
プリチャージ、バランス用パルス発生回路１２を駆動し
、プリチャージ、バランス用信号φアが発生され、セン
スアンプ、及びリードパスがプリチャージ、バランスさ
れる。したがって、カラムアドレスのみ変化した場合、
つまり、ワード線は変わらず、ディジット線のみが変わ
る場合、プリチャージ、バランス用信号φ、は、センス
アンプ、及び、リードパスのみに印加され、センスアン
プ。
をアドレス変化検出回路１が検出し、プリチャージ、バ
ランス用パルス発生回路２及び１２を駆動し、プリチャ
ージ、バランス用信号φ工及びφ、が発生され、全ディ
ジット線、センスアンプ、及び、リードパスがプリチャ
ージ、バランスされる。また、カラムアドレスが変化す
ると、その変化をアドレス変化検出回路１１が検出し、
プリチャージ、バランス用パルス発生回路１２を駆動し
、プリチャージ、バランス用信号φアが発生され、セン
スアンプ、及びリードパスがプリチャージ、バランスさ
れる。したがって、カラムアドレスのみ変化した場合、
つまり、ワード線は変わらず、ディジット線のみが変わ
る場合、プリチャージ、バランス用信号φ、は、センス
アンプ、及び、リードパスのみに印加され、センスアン
プ。
及びリードパスのみをプリチャージ、バランスし、ディ
ジット線はプリチャージ、バランスしないので、選択さ
れ続けているワード線上のメモリセルのデータが破壊さ
れることなく、リードパス、センスアンプの読出しデー
タ転換が高速化されアクセスが高速化される。
ジット線はプリチャージ、バランスしないので、選択さ
れ続けているワード線上のメモリセルのデータが破壊さ
れることなく、リードパス、センスアンプの読出しデー
タ転換が高速化されアクセスが高速化される。
以上説明したように、本発明は、カラムアドレスが変化
した時にもプリチャージ、バランス用信号を発生して、
センスアンプ、及びリードパスをプリチャージ、バラン
スするため、カラムアドレスのみが変化した場合でも、
アクセスのスピードが遅れないという効果がある。
した時にもプリチャージ、バランス用信号を発生して、
センスアンプ、及びリードパスをプリチャージ、バラン
スするため、カラムアドレスのみが変化した場合でも、
アクセスのスピードが遅れないという効果がある。
第１図は、本発明の記憶装置内の動作の流れを示す装置
構成図。第２図は、従来例の記憶装置内の動作の流れを
示す装置構成図。 第１図において、 １・・・・・・アドレス変化検出回路（ロウ）、２・・
・・・・プリチャージ、バランス用パルス発生回路（ゲ
イジ、ト線用）、１１・・・・・・アドレス変化検出回
路（カラム）、１２・−・・・・プリチャージ、バラン
ス用パルス発生回路（センスアンプ、リードパス用）、
φ８・・・・・・プリチャージ、バランス用信号（ディ
ジット線用）、φア・・・・・・プリチャージ、バラン
ス用信号（センスア７７’ 、 １ｌ−）−ハス用）。
構成図。第２図は、従来例の記憶装置内の動作の流れを
示す装置構成図。 第１図において、 １・・・・・・アドレス変化検出回路（ロウ）、２・・
・・・・プリチャージ、バランス用パルス発生回路（ゲ
イジ、ト線用）、１１・・・・・・アドレス変化検出回
路（カラム）、１２・−・・・・プリチャージ、バラン
ス用パルス発生回路（センスアンプ、リードパス用）、
φ８・・・・・・プリチャージ、バランス用信号（ディ
ジット線用）、φア・・・・・・プリチャージ、バラン
ス用信号（センスア７７’ 、 １ｌ−）−ハス用）。
Claims (1)
- 半導体記憶装置において、行アドレスの変化を検出し
、ディジット線対をプリチャージバランスするプリチャ
ージバランス信号を発生するプリチャージバランス用パ
ルス発生回路を有し、かつ、全アドレスの変化を検出し
、センスアンプ及びリードパスを、プリチャージバラン
スするプリチャージバランス信号を発生するプリチャー
ジバランス用パルス発生回路を有していることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034374A JPS62192090A (ja) | 1986-02-18 | 1986-02-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034374A JPS62192090A (ja) | 1986-02-18 | 1986-02-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62192090A true JPS62192090A (ja) | 1987-08-22 |
Family
ID=12412394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034374A Pending JPS62192090A (ja) | 1986-02-18 | 1986-02-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62192090A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
-
1986
- 1986-02-18 JP JP61034374A patent/JPS62192090A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
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