JPS62198214A - 電圧比較器 - Google Patents
電圧比較器Info
- Publication number
- JPS62198214A JPS62198214A JP61041154A JP4115486A JPS62198214A JP S62198214 A JPS62198214 A JP S62198214A JP 61041154 A JP61041154 A JP 61041154A JP 4115486 A JP4115486 A JP 4115486A JP S62198214 A JPS62198214 A JP S62198214A
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- JP
- Japan
- Prior art keywords
- stage inverter
- input
- analog switch
- turned
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電圧比較器の中でも、特にＣ−ＭＯＳトランジ
スタで構成されるものに関する。
スタで構成されるものに関する。
従来の技術
従来、この種の電圧比較器はアナログ・デジタル交換器
において使用されている。第３図は従来の雷［１比較器
を示す。比較される第１、第２の入力信号Ａ、Ｂはそれ
ぞれ入力端子１．２に入力され、アナログスイッチ３，
４を介して容量５の一端に印加される。容量５の他端は
Ｐ型ＭＯＳトランジスタ６とＮ型ＭＯ８トランジスタ７
とで構成される初段インバータ■１の入力に接続され、
その出力は、アナログスイッチ８を介して入力に帰還さ
れる。また、初段インバータＩｔの出力は、１〕型ＭＯ
Ｓトランジスタ９とＮ型ＭＯ８トランジスタ１０とで構
成される２段目インバータ１２の入力に接続され、２段
目インバータ■２の出力は、Ｐ型ＭＯＳトランジスタ１
１とＮ型ＭＯＳトランジスタ１２とで構成される３段目
インバータ１ゴの入力に接続され、３段ロインバータ■
３の出力は電圧比較器の出力端子１３に接続されている
。
において使用されている。第３図は従来の雷［１比較器
を示す。比較される第１、第２の入力信号Ａ、Ｂはそれ
ぞれ入力端子１．２に入力され、アナログスイッチ３，
４を介して容量５の一端に印加される。容量５の他端は
Ｐ型ＭＯＳトランジスタ６とＮ型ＭＯ８トランジスタ７
とで構成される初段インバータ■１の入力に接続され、
その出力は、アナログスイッチ８を介して入力に帰還さ
れる。また、初段インバータＩｔの出力は、１〕型ＭＯ
Ｓトランジスタ９とＮ型ＭＯ８トランジスタ１０とで構
成される２段目インバータ１２の入力に接続され、２段
目インバータ■２の出力は、Ｐ型ＭＯＳトランジスタ１
１とＮ型ＭＯＳトランジスタ１２とで構成される３段目
インバータ１ゴの入力に接続され、３段ロインバータ■
３の出力は電圧比較器の出力端子１３に接続されている
。
前記アナログスイッチ３，４．８は、それぞれ第４図に
示す制御信号φ１．φ２．φ３によってオン−オフが制
御されており、何れのアナログスイッチも制御Ｉｌ信号
が゛トビルベルでオンし、１４１″レベルでオフする。
示す制御信号φ１．φ２．φ３によってオン−オフが制
御されており、何れのアナログスイッチも制御Ｉｌ信号
が゛トビルベルでオンし、１４１″レベルでオフする。
第４図において、初めに制御信号φ１とφ３が“ｌ−１
”レベル、φ２が“ａ Ｌ ｎレベルになり、アナログ
スイッチ３，８がオン状態、アナログスイッチ４がオフ
状態にある。このとき、初段のインバータ■１はアナロ
グスイッチ８によって入出力が接続されて遷移電圧にバ
イアスされる。次に、制御イエ号φ１とφ３が“Ｌ”レ
ベルになり、φ２が“Ｈ“レベルになると、アナログス
イッチがオフ状態となって初段インバータ１１の入力に
は、入力端子１，２に加わる両信号の差（Ａ−８）を遷
移電圧でバイアスした電圧が印加される。この入力信号
の差信号は、初段インバータ１１．２段０インバータＩ
２．３段目インバータＩ３によって順次増幅され、出力
端子１３は、両信号Ａ、Ｂの電圧レベルがＡ＞Ｂで″Ｈ
”レベル、△くＢで゛Ｌ″レベルとなる。
”レベル、φ２が“ａ Ｌ ｎレベルになり、アナログ
スイッチ３，８がオン状態、アナログスイッチ４がオフ
状態にある。このとき、初段のインバータ■１はアナロ
グスイッチ８によって入出力が接続されて遷移電圧にバ
イアスされる。次に、制御イエ号φ１とφ３が“Ｌ”レ
ベルになり、φ２が“Ｈ“レベルになると、アナログス
イッチがオフ状態となって初段インバータ１１の入力に
は、入力端子１，２に加わる両信号の差（Ａ−８）を遷
移電圧でバイアスした電圧が印加される。この入力信号
の差信号は、初段インバータ１１．２段０インバータＩ
２．３段目インバータＩ３によって順次増幅され、出力
端子１３は、両信号Ａ、Ｂの電圧レベルがＡ＞Ｂで″Ｈ
”レベル、△くＢで゛Ｌ″レベルとなる。
発明が解決しようとする問題点
このような従来の構成では、初段インバータエ１を遷移
電圧にバイアスフるときに、この初段インバータエ１を
構成するトランジスタ６．７が共にオン状態となる。す
ると、トランジスタ６゜７を介して電源Ｖｏｏと接地Ｖ
ｓ ｓ １ｇに電流が流れてしまう。また、これによっ
て２段目インバータＩ２の入力が中間レベルになるため
、トランジスタ９．１０も共にオン状態となり、電源と
接地間に電流が流れる。そのため、２段目インバータＩ
２の出力も中間レベルとなり、これにＩＩ続の３段目イ
ンバータＩ３においてもトランジスタ １１゜１２を介
して電流が流れる。
電圧にバイアスフるときに、この初段インバータエ１を
構成するトランジスタ６．７が共にオン状態となる。す
ると、トランジスタ６゜７を介して電源Ｖｏｏと接地Ｖ
ｓ ｓ １ｇに電流が流れてしまう。また、これによっ
て２段目インバータＩ２の入力が中間レベルになるため
、トランジスタ９．１０も共にオン状態となり、電源と
接地間に電流が流れる。そのため、２段目インバータＩ
２の出力も中間レベルとなり、これにＩＩ続の３段目イ
ンバータＩ３においてもトランジスタ １１゜１２を介
して電流が流れる。
従って、このように複数のインバータを縦続することに
より多段増幅回路をもって電圧比較器を構成したとき、
消費電流が非常に多くなるという問題がある。
より多段増幅回路をもって電圧比較器を構成したとき、
消費電流が非常に多くなるという問題がある。
本発明は消費電流を低減することができる電圧比較器を
提供することを目的とする。
提供することを目的とする。
問題点を解決するための手段
本発明の電圧比較器は、比較すべき第１、第２の入力信
号をそれぞれ第１、第２のスイッチ回路を介して言争の
一端に、印加し、前記言争の他端に縦続接続された複数
段のインバータを接続し、第１、第２のスイッチ回路を
交互にオンにして一方がオフの時に前記複数段のインバ
ータのうちの初段インバータの入出力間を第３のスイッ
チ回路で導通させて、前記複数段のインバータの最終段
インバータの出力端子から比較結果を得るよう構成する
とともに、前記複数段のインバータの初段インバータの
出力を、第４のスイッチ回路を介して２段目インバータ
の入力に接続し、第４のスイッチ回路を前記第３のスイ
ッチ回路の導通期間にオフ状態とするように構成したこ
とを特徴と′する。
号をそれぞれ第１、第２のスイッチ回路を介して言争の
一端に、印加し、前記言争の他端に縦続接続された複数
段のインバータを接続し、第１、第２のスイッチ回路を
交互にオンにして一方がオフの時に前記複数段のインバ
ータのうちの初段インバータの入出力間を第３のスイッ
チ回路で導通させて、前記複数段のインバータの最終段
インバータの出力端子から比較結果を得るよう構成する
とともに、前記複数段のインバータの初段インバータの
出力を、第４のスイッチ回路を介して２段目インバータ
の入力に接続し、第４のスイッチ回路を前記第３のスイ
ッチ回路の導通期間にオフ状態とするように構成したこ
とを特徴と′する。
作用
この構成によると、第４のスイッチ回路により、初段イ
ンバータを遷移電圧にバイアスしている期間において２
段目インバータを初段インバータ出力から切り放し、こ
れによって２段目以降のインバータの入力を“１１パま
たは“Ｌ″レベル固定して、電源と接地間の電流経路を
断っている。
ンバータを遷移電圧にバイアスしている期間において２
段目インバータを初段インバータ出力から切り放し、こ
れによって２段目以降のインバータの入力を“１１パま
たは“Ｌ″レベル固定して、電源と接地間の電流経路を
断っている。
実施例
以下、本発明の一実施例を第１図と第２図に基づいて説
明ダる。なお、第３図と同様の作用を成すものには同一
符号を付けてその説明を省く。
明ダる。なお、第３図と同様の作用を成すものには同一
符号を付けてその説明を省く。
第１図は本発明の電圧比較器を示し、次の点が第３図と
異っている。つまり、初段インバータ１１の出力がアナ
ログスイッチ１４を介して２段目インバータＩ２の入力
に接続され、２段目インバータＩ２の入力がアナログス
イッチ１５を介して接地されている。
異っている。つまり、初段インバータ１１の出力がアナ
ログスイッチ１４を介して２段目インバータＩ２の入力
に接続され、２段目インバータＩ２の入力がアナログス
イッチ１５を介して接地されている。
アナログスイッチ１４．１５はそれぞれ第２図に示す制
御信号φ４．φ５によってオン−オフが制御されており
、アナログスイッチ１４はアナログスイッチ８が導通時
には必ずオフ状態、アナログスイッチ１５はアナログス
イッチ８が導通時には必ずオン状態になるよう制御され
ている。
御信号φ４．φ５によってオン−オフが制御されており
、アナログスイッチ１４はアナログスイッチ８が導通時
には必ずオフ状態、アナログスイッチ１５はアナログス
イッチ８が導通時には必ずオン状態になるよう制御され
ている。
初めに制ｔＩＩ信号φ１．φ３．φ５が’ｌｌ”Ｌ／ヘ
ル、φ２．φ４が“Ｌルベルとなり、第１、第３のスイ
ッチ回路としてのアナログスイッチ３゜８、およびアナ
ログスイッチ１５がオン状態、第２、第４のスイッチ回
路としてのアナログスイッチ４゜１４がオフ状態となる
。このとき、初段インバータ■１はアナログスイッチ８
によって帰還がかけられて入力が遷移電圧にバイアスさ
れる。この結果、トランジスタ６．７が共にオン状態と
なり電源と接地間に電流が流れる。しかし、オフ状態の
アナログスイッチ１４によって２段目インバータＩ２は
前段インバータ１１ と切り離されるまた、２段目イン
バータＩ２の入力はアナログスイッチ１５によって接地
電圧に固定される。これにより、トランジスタ９はオン
状態となるが、トランジスタ１０はオフ状態であって、
２段目インバータ１２の出力は“’ Ｌｌ ”レベルと
なる。そのため終段インバータＩ３においてはトランジ
スタ１１はオフ状態、トランジスタ１２はオン状態とな
る。このように、２段目、３段目インバータＩ２．Ｉ］
は、いずれも、トランジスタの一方がオフしているため
、電源と接地間の電流経路がなく、従来よりも消費電流
を減らＵる。
ル、φ２．φ４が“Ｌルベルとなり、第１、第３のスイ
ッチ回路としてのアナログスイッチ３゜８、およびアナ
ログスイッチ１５がオン状態、第２、第４のスイッチ回
路としてのアナログスイッチ４゜１４がオフ状態となる
。このとき、初段インバータ■１はアナログスイッチ８
によって帰還がかけられて入力が遷移電圧にバイアスさ
れる。この結果、トランジスタ６．７が共にオン状態と
なり電源と接地間に電流が流れる。しかし、オフ状態の
アナログスイッチ１４によって２段目インバータＩ２は
前段インバータ１１ と切り離されるまた、２段目イン
バータＩ２の入力はアナログスイッチ１５によって接地
電圧に固定される。これにより、トランジスタ９はオン
状態となるが、トランジスタ１０はオフ状態であって、
２段目インバータ１２の出力は“’ Ｌｌ ”レベルと
なる。そのため終段インバータＩ３においてはトランジ
スタ１１はオフ状態、トランジスタ１２はオン状態とな
る。このように、２段目、３段目インバータＩ２．Ｉ］
は、いずれも、トランジスタの一方がオフしているため
、電源と接地間の電流経路がなく、従来よりも消費電流
を減らＵる。
次に制御ｌｌｌ信号φ１．φコが“Ｌ″レベルφ２が“
′トドルベルにより、アナログスイッチ３．８がオフ状
態、アナログスイッチ４がオン状態となると、初段イン
バータ■１には入力端子１，２の差電圧を遷移電圧でバ
イアスした電圧が入力され、差電圧が増幅される。
′トドルベルにより、アナログスイッチ３．８がオフ状
態、アナログスイッチ４がオン状態となると、初段イン
バータ■１には入力端子１，２の差電圧を遷移電圧でバ
イアスした電圧が入力され、差電圧が増幅される。
次に、制御信号φ４が“ト１”レベル、φ５が１４ Ｌ
″レベルなると、アナログスイッチ１４がオン状態、ア
ナログスイッチ１５がオフ状態となり、初段インバータ
エ１の出力が２段目インバータＩ２の入力に接続され、
入力端子１，２の差電圧は、ＩＩＩＥｋの各インバータ
Ｉｔ 、Ｉ２ 、Ｉ３で順次増幅され、入力端子２に印
加される一人力七号Ｂの電圧レベルが入力端子１に印加
される入力＠号Ａの電圧レベルより低いときには出力端
子１３がＨ”レベル、高いときには“Ｌ”レベルとなる
。
″レベルなると、アナログスイッチ１４がオン状態、ア
ナログスイッチ１５がオフ状態となり、初段インバータ
エ１の出力が２段目インバータＩ２の入力に接続され、
入力端子１，２の差電圧は、ＩＩＩＥｋの各インバータ
Ｉｔ 、Ｉ２ 、Ｉ３で順次増幅され、入力端子２に印
加される一人力七号Ｂの電圧レベルが入力端子１に印加
される入力＠号Ａの電圧レベルより低いときには出力端
子１３がＨ”レベル、高いときには“Ｌ”レベルとなる
。
このように初段のインバータ１１を遷移電圧にバイアス
する期間、２段目以降のインバータＩ２゜Ｉ３を切り離
し、固定することにより、消費電流を少なくできる。
する期間、２段目以降のインバータＩ２゜Ｉ３を切り離
し、固定することにより、消費電流を少なくできる。
なお、上記実施例では、インバータ３段で増幅器を構成
したが、２段以上であれば何段で構成してもよいことは
言うまでもない。
したが、２段以上であれば何段で構成してもよいことは
言うまでもない。
また、上記実施例では、２段目インバータＩ２の入力を
接地レベルに固定したが、電源レベルに固定してもよい
ことは言うまでもない。
接地レベルに固定したが、電源レベルに固定してもよい
ことは言うまでもない。
発明の詳細
な説明のように本発明の電圧比較器は、初段インバータ
を遷移電圧にバイアスする際には第４のスイッチ回路に
よって初段インバータ出力と２段目インバータ入力とを
切り放り−ため、２段目以降のインバータに電流が流れ
ることを防ぐことができ、低消費電流の電圧比較器を実
現することができるという、すぐれた効果を持つもので
あり、特に、並列比較型アナログ−デジタル変換器のよ
うな多数の電圧比較器を内蔵１Ｊる半導体回路に有効で
ある。
を遷移電圧にバイアスする際には第４のスイッチ回路に
よって初段インバータ出力と２段目インバータ入力とを
切り放り−ため、２段目以降のインバータに電流が流れ
ることを防ぐことができ、低消費電流の電圧比較器を実
現することができるという、すぐれた効果を持つもので
あり、特に、並列比較型アナログ−デジタル変換器のよ
うな多数の電圧比較器を内蔵１Ｊる半導体回路に有効で
ある。
第１図は本発明の電圧比較器の一実施例の構成図、第２
図は第１図にＪ３Ｇノる制御信号のタイミング図、第３
図は従来の電圧比較器の構成図、第４図は第３図におけ
るｌ１ｌｌｌｒｎ信号のタイミング図である。 １．２・・・入力端子、５・・・容量、６．９．１１・
・・Ｐ型ＭＯＳトランジスタ、７．１０．１２・・・Ｎ
型ＭＯＳトランジスタ、３．４．８．１４・・・アナロ
グスイッチ〔第１〜第４のスイッチ回路〕、１３・・・
出力端子、Ｉ１・・・初段インバータ、Ｉ２・・・２段
０インバータ、Ｉ３・・・３段目インバータ 代理人 森 木 れ 弘 第１図 第２図 第３図 第４図
図は第１図にＪ３Ｇノる制御信号のタイミング図、第３
図は従来の電圧比較器の構成図、第４図は第３図におけ
るｌ１ｌｌｌｒｎ信号のタイミング図である。 １．２・・・入力端子、５・・・容量、６．９．１１・
・・Ｐ型ＭＯＳトランジスタ、７．１０．１２・・・Ｎ
型ＭＯＳトランジスタ、３．４．８．１４・・・アナロ
グスイッチ〔第１〜第４のスイッチ回路〕、１３・・・
出力端子、Ｉ１・・・初段インバータ、Ｉ２・・・２段
０インバータ、Ｉ３・・・３段目インバータ 代理人 森 木 れ 弘 第１図 第２図 第３図 第４図
Claims (1)
- １、比較すべき第１、第２の入力信号をそれぞれ第１、
第２のスイッチ回路を介して容量の一端に、印加し、前
記容量の他端には縦続接続された複数段のインバータを
接続し、前記第１、第２のスイッチ回路を交互にオンに
して一方がオフの時に前記複数段のインバータのうちの
初段インバータの入出力間を第３のスイッチ回路で導通
させて、前記複数段のインバータの最終段インバータの
出力から比較結果を得るよう構成するとともに、前記複
数段のインバータの初段インバータの出力を、第４のス
イッチ回路を介して２段目インバータの入力に接続し、
第４のスイッチ回路を前記第３のスイッチ回路の導通期
間にオフ状態とした電圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041154A JPS62198214A (ja) | 1986-02-25 | 1986-02-25 | 電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041154A JPS62198214A (ja) | 1986-02-25 | 1986-02-25 | 電圧比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62198214A true JPS62198214A (ja) | 1987-09-01 |
Family
ID=12600502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041154A Pending JPS62198214A (ja) | 1986-02-25 | 1986-02-25 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62198214A (ja) |
-
1986
- 1986-02-25 JP JP61041154A patent/JPS62198214A/ja active Pending
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