JPS62198219A - 同期型カウンタ回路 - Google Patents
同期型カウンタ回路Info
- Publication number
- JPS62198219A JPS62198219A JP61041156A JP4115686A JPS62198219A JP S62198219 A JPS62198219 A JP S62198219A JP 61041156 A JP61041156 A JP 61041156A JP 4115686 A JP4115686 A JP 4115686A JP S62198219 A JPS62198219 A JP S62198219A
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- JP
- Japan
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- signal
- carry
- circuit
- stage
- flop
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は論理回路により構成される同期型カウンタ回路
の改良に関する。
の改良に関する。
従来の技術
従来の同期型カウンタ回路としては、順次桁上げ回路方
式のものと、桁上げ先見回路方式とがある。
式のものと、桁上げ先見回路方式とがある。
順次桁上げ回路方式による同期型カウンタ回路は、第５
図に示すように、ナンド回路１とインバータ回路２と排
他的論理和回路３およびＤ型フリップフロップ４の単位
要素回路を複数個使用して構成される。φは共通クロッ
ク信号、φ鬼はクロック人力、Ｄはデータ入力、Ｑは出
力、Ｃト、は前段からの桁上げ信号、Ｃｍは次段への桁
上げ信号である。
図に示すように、ナンド回路１とインバータ回路２と排
他的論理和回路３およびＤ型フリップフロップ４の単位
要素回路を複数個使用して構成される。φは共通クロッ
ク信号、φ鬼はクロック人力、Ｄはデータ入力、Ｑは出
力、Ｃト、は前段からの桁上げ信号、Ｃｍは次段への桁
上げ信号である。
桁上げ先見回路を用いる同期型カウンタ回路は、第６図
に示すような単位要素回路によって構成される。第５図
と同じ作用を成す単位要素回路には同一符号が付けられ
ており、ＣＬ−ｘは前段からの桁上げ信号、ＧＫは次段
への桁上げ信号、Ｑｔは第に段目のＤ型フリップフロッ
プ４の出力、Ｑ０〜Ｑに−１は各段のＤ型フリップフロ
ップ４の出力である。
に示すような単位要素回路によって構成される。第５図
と同じ作用を成す単位要素回路には同一符号が付けられ
ており、ＣＬ−ｘは前段からの桁上げ信号、ＧＫは次段
への桁上げ信号、Ｑｔは第に段目のＤ型フリップフロッ
プ４の出力、Ｑ０〜Ｑに−１は各段のＤ型フリップフロ
ップ４の出力である。
発明が解決しようとする問題点
このような従来の構成では次のような問題がある。
第５図の回路構成は、多段構成にしても同一回路の繰り
返しになるため、単純な回路構成となり、設計や’ｔＳ
ｆｇ化が容易になる利点を有する。しかし桁上げ（ｌｊ
号が各段を順次繰り上げするために、信号の伝搬が遅く
なり、高速カウンタ回路として用いるには問題がある。
返しになるため、単純な回路構成となり、設計や’ｔＳ
ｆｇ化が容易になる利点を有する。しかし桁上げ（ｌｊ
号が各段を順次繰り上げするために、信号の伝搬が遅く
なり、高速カウンタ回路として用いるには問題がある。
第６図の回路構成は多段構成にしても各段の桁上げ信号
は、先見回路により構成されるため、第６図の例のよう
にに段目は次段に対してに入力のナンド回路１とインバ
ータ２の２ゲートで発生させる。そのために桁上げ信号
の伝搬が速く高速カウンタを構成するには有利であるが
、多段構成に対しては、各段の桁上げ信号発生回路が一
段ごとに大きくなり１回路規模が大きくなると同時に、
桁上げ信号発生回路部分に対し、繰り返し回路部分の比
率が減少し、設計や集積化の困難塵が増加する。
は、先見回路により構成されるため、第６図の例のよう
にに段目は次段に対してに入力のナンド回路１とインバ
ータ２の２ゲートで発生させる。そのために桁上げ信号
の伝搬が速く高速カウンタを構成するには有利であるが
、多段構成に対しては、各段の桁上げ信号発生回路が一
段ごとに大きくなり１回路規模が大きくなると同時に、
桁上げ信号発生回路部分に対し、繰り返し回路部分の比
率が減少し、設計や集積化の困難塵が増加する。
以上の問題点をまとめると、次のようになる。
順次桁上げ信号を用いるカウンタでは１桁上げ信号の伝
搬経路が長くなるために多段構成にすると高速化が困難
となり、また１桁上げ先見回路を用いたカウンタでは、
高速化は可能であるが、多段構成になるにしたがって回
路規模が急激に大きくなり設計や集積化が困難になる。
搬経路が長くなるために多段構成にすると高速化が困難
となり、また１桁上げ先見回路を用いたカウンタでは、
高速化は可能であるが、多段構成になるにしたがって回
路規模が急激に大きくなり設計や集積化が困難になる。
本発明は多段構成であっても高速化でき、しかも回路設
計が容易で集積化に的した同期型カウンタ回路を提供す
ることを目的とする。
計が容易で集積化に的した同期型カウンタ回路を提供す
ることを目的とする。
問題点を解決するための手段
本発明の同期型カウンタ回路は、共通クロック（Ｆｉ号
および共通の正転１反転の各桁上げ信号を有し、ｎ段目
のＤ型フリップフロップに対して前記正転桁上げ信号と
（ｎ−１）段目で発生された桁上げ許可信号とを論理積
化し、この論理積化信号と同ｎ段目のＤ型フリップフロ
ップの反転出力との排他的論理和で合成された信号を入
力結合し。
および共通の正転１反転の各桁上げ信号を有し、ｎ段目
のＤ型フリップフロップに対して前記正転桁上げ信号と
（ｎ−１）段目で発生された桁上げ許可信号とを論理積
化し、この論理積化信号と同ｎ段目のＤ型フリップフロ
ップの反転出力との排他的論理和で合成された信号を入
力結合し。
同ｎ段目のＤ型フリップフロップの正転出力と前記（ｎ
−１）段目で発生された桁上げ許可信号との論理積信号
を次段への桁上げ許可信号として発生する手段と、（ｎ
＋１）段目のＤ型フリップフロップに対して前記反転桁
上げ信号と前記ｎ段目で発生された桁上げ許可信号とを
論理和化し、この論理和化信号と同（ｎ＋１）段目のＤ
型フリップフロップの正転出力との排他的論理和で合成
された信号を入力結合し、同（ｎ＋１）段目のＤ型フリ
ップフロップの反転出力と前記ｎ段目で発生された桁上
げ許可信号）との論理和信号を後段へのＭｊ上げ許可信
号として発生させる手段とをそなえ。
−１）段目で発生された桁上げ許可信号との論理積信号
を次段への桁上げ許可信号として発生する手段と、（ｎ
＋１）段目のＤ型フリップフロップに対して前記反転桁
上げ信号と前記ｎ段目で発生された桁上げ許可信号とを
論理和化し、この論理和化信号と同（ｎ＋１）段目のＤ
型フリップフロップの正転出力との排他的論理和で合成
された信号を入力結合し、同（ｎ＋１）段目のＤ型フリ
ップフロップの反転出力と前記ｎ段目で発生された桁上
げ許可信号）との論理和信号を後段へのＭｊ上げ許可信
号として発生させる手段とをそなえ。
前記１１段目および前記（口＋１）段目の各単位構成要
素を前記共通クロック信号で多段結合したことを特徴と
する。
素を前記共通クロック信号で多段結合したことを特徴と
する。
作用
この構成によると、構成単位の桁上げ信号発生回路を共
通の桁上げ信号と順次桁上げ許可信号発生回路による桁
上げ許可信号との論理積発生回路による構成と、共通の
桁上げ信号の反転信号と順次桁上げ許可信号発生回路に
よる桁上げ許可信号の反転信号との論理和発生回路によ
る構成の２種類のものを交互に用いることにより、高速
化に対して、共通の桁上げ信号を発生する回路に桁上げ
先見回路を結合させ、繰り返し回路部分の演算周期を遅
くすることで対応する。
通の桁上げ信号と順次桁上げ許可信号発生回路による桁
上げ許可信号との論理積発生回路による構成と、共通の
桁上げ信号の反転信号と順次桁上げ許可信号発生回路に
よる桁上げ許可信号の反転信号との論理和発生回路によ
る構成の２種類のものを交互に用いることにより、高速
化に対して、共通の桁上げ信号を発生する回路に桁上げ
先見回路を結合させ、繰り返し回路部分の演算周期を遅
くすることで対応する。
本発明では桁上げ信号を共通の桁上げ信号と桁上げ許可
信号により発生させることで同期カウントを実現する。
信号により発生させることで同期カウントを実現する。
また各構成単位は桁上げ許可信号を順次次段に送ること
ができる。
ができる。
実施例
以下、本発明の実施例を第１図〜第４図に基づいて説明
する。
する。
第１図は本発明一実施例の回路図であり、第２図および
第３図はその要部の各単位要素の回路図である。Ｃ０は
共通の正転桁上げ信号、Ｃ０は共通の桁上げ信号の反転
桁上げ信号を示し、Ｃ，１は（、ｎ −１）段目の単位
要素回路で発生する桁上げ許可信号、ｄτはｎ段目の単
位要素回路で発生する桁上げ許可信号の反転信号、Ｃｎ
＋１はｎ＋１段目の単位要素回路で発生する桁上げ許可
信号を示す。
第３図はその要部の各単位要素の回路図である。Ｃ０は
共通の正転桁上げ信号、Ｃ０は共通の桁上げ信号の反転
桁上げ信号を示し、Ｃ，１は（、ｎ −１）段目の単位
要素回路で発生する桁上げ許可信号、ｄτはｎ段目の単
位要素回路で発生する桁上げ許可信号の反転信号、Ｃｎ
＋１はｎ＋１段目の単位要素回路で発生する桁上げ許可
信号を示す。
第２図において、ナンド回路ＮＡＮＤＴｌｘＧ：ｉｃ。
とＣｎ−□によりｎ段目に対して桁上げ信号の反転信号
を発生する。この信号とＤ型フリップフロップＤＦＦｎ
の反転出力信号石とを排他的論理和回路ＥＯＲｎの入力
とし、その出力をＤ型フリップフロップＤＦＦｎの入力
とすることでカウンタの構成単位回路とする。
を発生する。この信号とＤ型フリップフロップＤＦＦｎ
の反転出力信号石とを排他的論理和回路ＥＯＲｎの入力
とし、その出力をＤ型フリップフロップＤＦＦｎの入力
とすることでカウンタの構成単位回路とする。
一方、第３図ではノア回７３ Ｎ ＯＲ（ｎ＋、）、は
共通の反転桁上げ信号石とｎ１Ｑ１１の桁上げ許可信号
石によりｎ＋１段目に対して桁上げ信号を発生する。こ
の信号とＤ型フリップフロップＤ Ｆ Ｆ ｎ＋ｍの出
力信号Ｑ ｎ ＋ ｚとを排他的論理和回路ＥＯＲ□１
の入力とし、その出力をＤ型フリップフロップＯＦ Ｆ
１１＋、の入力とすることで、もう１種類のカウンタの
構成単位回路とする。また第２図のナンド回路ＮＡＮＤ
□は（ｎ−１）段目での桁上げ許可信号Ｃｎ−４とＤ型
フリップフロップＤＦＦｎの出力Ｑｎとを入力とし、ｎ
＋１段目の桁上げ許可信号の反転信号−を発生する。一
方、第３図のノア回路Ｎ ＯＲ（ｎ＋ｕ ）Ｚは前段の
桁上げ許可信号で１とＤ型フリップフロップＤＦＦｎ＋
、の反転出力て；５とを入力とし、ｎ＋２段目の桁上げ
許可信号を発生する。
共通の反転桁上げ信号石とｎ１Ｑ１１の桁上げ許可信号
石によりｎ＋１段目に対して桁上げ信号を発生する。こ
の信号とＤ型フリップフロップＤ Ｆ Ｆ ｎ＋ｍの出
力信号Ｑ ｎ ＋ ｚとを排他的論理和回路ＥＯＲ□１
の入力とし、その出力をＤ型フリップフロップＯＦ Ｆ
１１＋、の入力とすることで、もう１種類のカウンタの
構成単位回路とする。また第２図のナンド回路ＮＡＮＤ
□は（ｎ−１）段目での桁上げ許可信号Ｃｎ−４とＤ型
フリップフロップＤＦＦｎの出力Ｑｎとを入力とし、ｎ
＋１段目の桁上げ許可信号の反転信号−を発生する。一
方、第３図のノア回路Ｎ ＯＲ（ｎ＋ｕ ）Ｚは前段の
桁上げ許可信号で１とＤ型フリップフロップＤＦＦｎ＋
、の反転出力て；５とを入力とし、ｎ＋２段目の桁上げ
許可信号を発生する。
第１図は第２図、第３図の２種類の単位回路を交互に配
置したカウンタ回路のｎ段目からｎ ＋ ３段目を示し
た図である。
置したカウンタ回路のｎ段目からｎ ＋ ３段目を示し
た図である。
第１図のように第２．第３図のカウンタを接続すること
により、順次桁上げ許可信号または反転信号をナンド回
路またはノア回路の１ゲートで発生し、そのまま使用し
ており、第５図に示した従来例回路の繰り返しより、桁
上げ信号の通るゲート数は減少し、伝達速度を速くする
ことができる。
により、順次桁上げ許可信号または反転信号をナンド回
路またはノア回路の１ゲートで発生し、そのまま使用し
ており、第５図に示した従来例回路の繰り返しより、桁
上げ信号の通るゲート数は減少し、伝達速度を速くする
ことができる。
第４図は本発明他の実施例における共通の桁上げ信号お
よびその反転信号の発生部分を示す例を表した図で、Ｄ
ＦＦＯ〜ＤＦＦ３はＤ型フリップフロップ回路、ＥＯＲ
，〜Ｅ ＯＲ，は排他的論理和回路、ＮＡＮＤ、、ＮＡ
ＮＤ、、ＮＡＮＤ、、、ＮＡＮＤ３２はナンド回路、Ｉ
ＮＶ、はインバータ回路である。
よびその反転信号の発生部分を示す例を表した図で、Ｄ
ＦＦＯ〜ＤＦＦ３はＤ型フリップフロップ回路、ＥＯＲ
，〜Ｅ ＯＲ，は排他的論理和回路、ＮＡＮＤ、、ＮＡ
ＮＤ、、ＮＡＮＤ、、、ＮＡＮＤ３２はナンド回路、Ｉ
ＮＶ、はインバータ回路である。
第４図において、Ｄ型フリップフロヅプＤＦＦ、。
ＤＦＦ、を有する２段は通常の桁上げ先見回路を用いた
カウンタ回路で構成されている。ここでＣＥはカウント
許可信号である。この第２段目のナンド回路ＮＡＮＤ□
とインバータＩＮＶ１は共通の桁上げ信号Ｃ６および反
転信号で７を発生する。
カウンタ回路で構成されている。ここでＣＥはカウント
許可信号である。この第２段目のナンド回路ＮＡＮＤ□
とインバータＩＮＶ１は共通の桁上げ信号Ｃ６および反
転信号で７を発生する。
各桁上げ信号Ｃ６およびＣ０の２段のカウンタにより発
生されるので、共通のクロックは２２倍すなわち４倍の
周期の動作となる。そこで第４図の３段め以降を第１図
のような回路構成にすることにより多段のカウンタ回路
を、順次桁上げ信号発生回路を用いたカウンタ回路より
、実効的に４程度度高速にすることができる。第４図の
回路では桁上げ先見回路を用いたカウンタ回路は２段で
あるが、一般にｉ段にすることができる。この時Ｃ１゜
および可は２１倍の周期となりカウンタ回路としては２
１倍程度高速にすることが可能となる。
生されるので、共通のクロックは２２倍すなわち４倍の
周期の動作となる。そこで第４図の３段め以降を第１図
のような回路構成にすることにより多段のカウンタ回路
を、順次桁上げ信号発生回路を用いたカウンタ回路より
、実効的に４程度度高速にすることができる。第４図の
回路では桁上げ先見回路を用いたカウンタ回路は２段で
あるが、一般にｉ段にすることができる。この時Ｃ１゜
および可は２１倍の周期となりカウンタ回路としては２
１倍程度高速にすることが可能となる。
上記実施例では加算型同期カウンタ回路を例に挙げて説
明したが、Ｄ型フリップフロップの出力信号を反転した
減算型同期カウンタ回路を構成することも可能である。
明したが、Ｄ型フリップフロップの出力信号を反転した
減算型同期カウンタ回路を構成することも可能である。
発明の詳細
な説明のように本発明の同期型カウンタ回路は、一部に
桁上げ先見回路を用いたカウンタ回路を併用したため、
高速カウンタ回路の実現が可能となる。またこの回路の
主要部分は２種類の回路の繰り返し回路を用いて構成す
るから、設計および集積化も容易な回路構成とできるも
のである。
桁上げ先見回路を用いたカウンタ回路を併用したため、
高速カウンタ回路の実現が可能となる。またこの回路の
主要部分は２種類の回路の繰り返し回路を用いて構成す
るから、設計および集積化も容易な回路構成とできるも
のである。
第１図は本発明実施例の同期型カウンタ回路の回路図、
第２図、第３図は本発明の２種類の同期型カウンタ７回
路のうちの各構成ｌｌｉ位の回路図。 第４図は本発明の別の実施例回路図、第５図は従来例の
順次桁上げ信号発生回路を用いた同期型カウンタ回路の
構成単位回路図、第６図は桁上げ先見回路を用いた同期
型カウンタ回路の第に段目の構成単位回路図である。 ｃ、１．ｃＴＩ、 ｃ、、１．ｃ３・・・桁上げ許可信
号、ｃ。 ・・・共通の桁上げ信号、ＥＯＲｎ、ＥＯＲｎ＋、、Ｅ
ＯＩく。、ＥＯＲｌ、ＥＯＲ２，ＥＯＲ，、・・・排他
的論理和回路、ＮＡＮＤＩＩ、ＮＡＮＤｙ１２．ＮＡＮ
Ｄｃｎ＋ｔ）ｘｔＮＡＮＤ（ｎｅｔ）２＋ ＮＡ、ＮＤ
ｉｘｔ ＮＡＮＤｉｚ”’ナンド回路、ＩＮＶ、−・・
インバータ回路、ＮＯＲ（１１４１）目Ｎ０Ｒ（ｎ＋１
）、、 Ｎ０ＲＣ，＋３）、、 Ｎ０Ｒ（ｎ＋３）。 ・・・ノア回路、Ｄ Ｆ Ｆ ｎ 、Ｄ Ｆ Ｆ ｎｅ
ｔ 、Ｄ Ｆ Ｆ ｎｅｔ −ＤＦＦ ｎ、３．ＤＦ［
”、、 ＤＦＦ 、 、 ＤＦＦ、、 Ｄ
ＦＦ。 −Ｄ型フリップフロップ回路、Ｑ ｎ ｖ Ｑ ｎｅｔ
＋ Ｑ ｎｅｔ ｐＱｎ＋、、Ｑ、、Ｑ、、Ｑ、、Ｑ
３−Ｄ型フリップフロップの出力、Ｄ ｎ、 Ｄｌｌ、
、、 Ｄｎ、、、 Ｄｎ、３． Ｄ、。 Ｄ、、 Ｄ２． Ｄ、・・・Ｄ型フリップフロップの入
力、ψｎ、φｎ＋１．φ。や２．φｎ＋３．φ。、φ０
．φ２．φ３・・・Ｄ型フリップフロップのクロック入
力、φ・・・共通クロック信号 代理人 森 本 義 弘 第２図 第３図 第５ 第４図
第２図、第３図は本発明の２種類の同期型カウンタ７回
路のうちの各構成ｌｌｉ位の回路図。 第４図は本発明の別の実施例回路図、第５図は従来例の
順次桁上げ信号発生回路を用いた同期型カウンタ回路の
構成単位回路図、第６図は桁上げ先見回路を用いた同期
型カウンタ回路の第に段目の構成単位回路図である。 ｃ、１．ｃＴＩ、 ｃ、、１．ｃ３・・・桁上げ許可信
号、ｃ。 ・・・共通の桁上げ信号、ＥＯＲｎ、ＥＯＲｎ＋、、Ｅ
ＯＩく。、ＥＯＲｌ、ＥＯＲ２，ＥＯＲ，、・・・排他
的論理和回路、ＮＡＮＤＩＩ、ＮＡＮＤｙ１２．ＮＡＮ
Ｄｃｎ＋ｔ）ｘｔＮＡＮＤ（ｎｅｔ）２＋ ＮＡ、ＮＤ
ｉｘｔ ＮＡＮＤｉｚ”’ナンド回路、ＩＮＶ、−・・
インバータ回路、ＮＯＲ（１１４１）目Ｎ０Ｒ（ｎ＋１
）、、 Ｎ０ＲＣ，＋３）、、 Ｎ０Ｒ（ｎ＋３）。 ・・・ノア回路、Ｄ Ｆ Ｆ ｎ 、Ｄ Ｆ Ｆ ｎｅ
ｔ 、Ｄ Ｆ Ｆ ｎｅｔ −ＤＦＦ ｎ、３．ＤＦ［
”、、 ＤＦＦ 、 、 ＤＦＦ、、 Ｄ
ＦＦ。 −Ｄ型フリップフロップ回路、Ｑ ｎ ｖ Ｑ ｎｅｔ
＋ Ｑ ｎｅｔ ｐＱｎ＋、、Ｑ、、Ｑ、、Ｑ、、Ｑ
３−Ｄ型フリップフロップの出力、Ｄ ｎ、 Ｄｌｌ、
、、 Ｄｎ、、、 Ｄｎ、３． Ｄ、。 Ｄ、、 Ｄ２． Ｄ、・・・Ｄ型フリップフロップの入
力、ψｎ、φｎ＋１．φ。や２．φｎ＋３．φ。、φ０
．φ２．φ３・・・Ｄ型フリップフロップのクロック入
力、φ・・・共通クロック信号 代理人 森 本 義 弘 第２図 第３図 第５ 第４図
Claims (1)
- １、共通クロック信号および共通の正転、反転の各桁上
げ信号を有し、ｎ段目のＤ型フリップフロップに対して
前記正転桁上げ信号と（ｎ−１）段目で発生された桁上
げ許可信号とを論理積化し、この論理積化信号と同ｎ段
目のＤ型フリップフロップの反転出力との排他的論理和
で合成された信号を入力結合し、同ｎ段目のＤ型フリッ
プフロップの正転出力と前記（ｎ−１）段目で発生され
た桁上げ許可信号との論理積信号を次段への桁上げ許可
信号として発生する手段と、（ｎ＋１）段目のＤ型フリ
ップフロップに対して前記反転桁上げ信号と前記ｎ段目
で発生された桁上げ許可信号とを論理和化し、この論理
和化信号と同（ｎ＋１）段目のＤ型フリップフロップの
正転出力との排他的論理和で合成された信号を入力結合
し、同（ｎ＋１）段目のＤ型フリップフロップの反転出
力と前記ｎ段目で発生された桁上げ許可信号との論理和
信号を後段への桁上げ許可信号として発生させる手段と
をそなえ、前記ｎ段目および前記（ｎ＋１）段目の各単
位構成要素を前記共通クロック信号で多段結合した同期
型カウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041156A JPS62198219A (ja) | 1986-02-25 | 1986-02-25 | 同期型カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041156A JPS62198219A (ja) | 1986-02-25 | 1986-02-25 | 同期型カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62198219A true JPS62198219A (ja) | 1987-09-01 |
Family
ID=12600556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041156A Pending JPS62198219A (ja) | 1986-02-25 | 1986-02-25 | 同期型カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62198219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282925A (ja) * | 1988-05-09 | 1989-11-14 | Mitsubishi Electric Corp | カウンタ装置 |
-
1986
- 1986-02-25 JP JP61041156A patent/JPS62198219A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282925A (ja) * | 1988-05-09 | 1989-11-14 | Mitsubishi Electric Corp | カウンタ装置 |
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