JPH01282925A - カウンタ装置 - Google Patents
カウンタ装置Info
- Publication number
- JPH01282925A JPH01282925A JP11290888A JP11290888A JPH01282925A JP H01282925 A JPH01282925 A JP H01282925A JP 11290888 A JP11290888 A JP 11290888A JP 11290888 A JP11290888 A JP 11290888A JP H01282925 A JPH01282925 A JP H01282925A
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- Japan
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- counter
- order
- bit
- circuit
- low
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、速度向上を図ったリップルカウンタからな
るカウンタ装置に関するものである。
るカウンタ装置に関するものである。
第４図は、例えば産業図書株式会社発行の「Ｍ０８ＬＳ
Ｉ設計入門」に掲載された従来のリップルカウンタによ
るカウンタ装置を示す回路図である。
Ｉ設計入門」に掲載された従来のリップルカウンタによ
るカウンタ装置を示す回路図である。
図において、Ｆｏ＃Ｆ、はりツプルカワンタを構成スる
Ｄフリップ７０ツブ、４１はクロック信号ＣＬＫを入力
する入力端子である。ｔた、第５図はコントロールチェ
ーンカウンタによるカウンタ装置を示す回路図である。
Ｄフリップ７０ツブ、４１はクロック信号ＣＬＫを入力
する入力端子である。ｔた、第５図はコントロールチェ
ーンカウンタによるカウンタ装置を示す回路図である。
図において、第４図と同一部分は同一符号を付する。１
３ｘ、１ｈはコントロールチェーンを構成するＡＮＤゲ
ートである。
３ｘ、１ｈはコントロールチェーンを構成するＡＮＤゲ
ートである。
さて、第４図において、クロック信号ＣＬＫが入力端子
４１よシＤ７リツプフロツプＦ、の端子φ。に入力され
ると、出力データがＱａ端子から次のＤフリップフロッ
プＦ１の端子φ１に入力される。このように順次、次の
Ｄ７リツプフロツプＦ２ｅＦ３・・・Ｋ伝達されてカウ
ンタ動作が行なわれる。従って、各０７１Ｊツブフロツ
プは、その前に接続されたＤフリップフロップの出力を
順次入力して動作するため、リップルカウンタの動作速
度はＤフリップフロップの伝播速度に支配されている。
４１よシＤ７リツプフロツプＦ、の端子φ。に入力され
ると、出力データがＱａ端子から次のＤフリップフロッ
プＦ１の端子φ１に入力される。このように順次、次の
Ｄ７リツプフロツプＦ２ｅＦ３・・・Ｋ伝達されてカウ
ンタ動作が行なわれる。従って、各０７１Ｊツブフロツ
プは、その前に接続されたＤフリップフロップの出力を
順次入力して動作するため、リップルカウンタの動作速
度はＤフリップフロップの伝播速度に支配されている。
また、第５図において、クロック信号ＣＬＫは入力端子
４１よシ各Ｄフリップフロップに供給される。そして、
ＤフリップフロップＦｏの端子Ｑ０とＤフリップフロッ
プＦ１の端子Ｑ１とに出力データがあったときだけ、Ｄ
フリップフロップＦ。
４１よシ各Ｄフリップフロップに供給される。そして、
ＤフリップフロップＦｏの端子Ｑ０とＤフリップフロッ
プＦ１の端子Ｑ１とに出力データがあったときだけ、Ｄ
フリップフロップＦ。
の端子Ｔ鵞ＫＡＮＤゲート１３１から出力データが入力
される。次いでＤフリップフロップＦ２の端子Ｑ！より
出力データがＡＮＤゲート１３１へ入力される。このよ
うに順次、次のＤフリップフロップＦｓに伝達されてカ
ワンタ動作が行なわれる。
される。次いでＤフリップフロップＦ２の端子Ｑ！より
出力データがＡＮＤゲート１３１へ入力される。このよ
うに順次、次のＤフリップフロップＦｓに伝達されてカ
ワンタ動作が行なわれる。
従って、リップルカワンタの動作速度はコントロールチ
ェーン用のＡＮＤゲートの伝播速度に支配される。
ェーン用のＡＮＤゲートの伝播速度に支配される。
しかしながら第４図に示す従来の力９ンタ装置は、Ｄフ
リップフロップが順次動作を行なうため、リツプルカワ
ンタの動作速度が遅くなシ、高速動作を行なうカワンタ
が得られないという欠点があった。また、第５図に示す
カワンタ装置の場合、カワンタの動作速度は高速である
が、ＡＮＤゲートへのゲート入力数が多く、それがこの
カワンタを形成する集積回路のチップ面積を広げてしま
い、その結果パターンの規則性が悪くなり、設計が複雑
となっていた。
リップフロップが順次動作を行なうため、リツプルカワ
ンタの動作速度が遅くなシ、高速動作を行なうカワンタ
が得られないという欠点があった。また、第５図に示す
カワンタ装置の場合、カワンタの動作速度は高速である
が、ＡＮＤゲートへのゲート入力数が多く、それがこの
カワンタを形成する集積回路のチップ面積を広げてしま
い、その結果パターンの規則性が悪くなり、設計が複雑
となっていた。
本発明は上記のよう表欠点を解決するためなされたもの
で、必要最小限のチップ面積で所望のカワンタ速度が得
られると共に、分割するビット数を任意で選べ、また、
規則性が良いため、パターンの設計が容易にできるカク
ンタ装置を得ることを目的とする。
で、必要最小限のチップ面積で所望のカワンタ速度が得
られると共に、分割するビット数を任意で選べ、また、
規則性が良いため、パターンの設計が容易にできるカク
ンタ装置を得ることを目的とする。
上記の欠点を解決するため本発明は、下位側カワンタか
らの桁上が多信号を待たずに上位側カワンタへの桁上が
９タイミングを検出する検出回路を備えている。
らの桁上が多信号を待たずに上位側カワンタへの桁上が
９タイミングを検出する検出回路を備えている。
上位側カワンタは、検出回路によシ下位側からの桁上が
９信号を待たずに桁上がり動作を行なう。
９信号を待たずに桁上がり動作を行なう。
以下、本発明の実施例を図に従って説明する。
第１図は本発明に係る一実施例を示した回路図である。
この回路社、８ピツトリツプルアツブ力クンタ回路で、
上位側カワンタにあたる上位側４ビツトと下位側カツン
タにあたる下位側４ビツトの各々２つのカクンタに分割
しである。図において、１はＰ型電界効果トランジスタ
、２はグランド端子、Ｆ、＃Ｆ、はＤ７リツプフロツプ
、 ５はＤ７リツプフロツプ）ｉｌ、−Ｆ、の出力を検
出するＮ形電界効果トランジスタ４１〜４３かもなるド
ミノ回路、６はドミノ回路５がオンしたときに上位側４
ビツトが桁上がりすることを検出し、この上位側４ビツ
トへ桁上がり信号にあたるカワント信号ＣＴＳを発生す
るカワント検出回路、Ｔはクロック信号ＣＬＫを入力す
る入力端子、８はクロック信号ＣＬＫの反転信号Ｑ１を
入力する入力端子、９は電源端子１２に接続されている
Ｐ型電界効果トランジスタ、１０はカワント検出回路６
からのカワント信号ＣＴＳ を出力する出力端子である
。また、第２図（ａ）〜（ｅ）は第１図の各部における
タイムチャートである。同図（１）はクロック信号ＣＬ
Ｋの波形図、同図（ｂ）は下位側４ビツトのカワント図
、同図（ｃ）は点ｎのレベル波形図、同図（ｄ）はカク
ント信号ＣＴＳの波形図、同図（ｅ）は上位側４ビツト
のカワント図を示す。
上位側カワンタにあたる上位側４ビツトと下位側カツン
タにあたる下位側４ビツトの各々２つのカクンタに分割
しである。図において、１はＰ型電界効果トランジスタ
、２はグランド端子、Ｆ、＃Ｆ、はＤ７リツプフロツプ
、 ５はＤ７リツプフロツプ）ｉｌ、−Ｆ、の出力を検
出するＮ形電界効果トランジスタ４１〜４３かもなるド
ミノ回路、６はドミノ回路５がオンしたときに上位側４
ビツトが桁上がりすることを検出し、この上位側４ビツ
トへ桁上がり信号にあたるカワント信号ＣＴＳを発生す
るカワント検出回路、Ｔはクロック信号ＣＬＫを入力す
る入力端子、８はクロック信号ＣＬＫの反転信号Ｑ１を
入力する入力端子、９は電源端子１２に接続されている
Ｐ型電界効果トランジスタ、１０はカワント検出回路６
からのカワント信号ＣＴＳ を出力する出力端子である
。また、第２図（ａ）〜（ｅ）は第１図の各部における
タイムチャートである。同図（１）はクロック信号ＣＬ
Ｋの波形図、同図（ｂ）は下位側４ビツトのカワント図
、同図（ｃ）は点ｎのレベル波形図、同図（ｄ）はカク
ント信号ＣＴＳの波形図、同図（ｅ）は上位側４ビツト
のカワント図を示す。
次に動作について説明する。まず、第４図のリップルカ
ワンタと同様に入力端子１よシクロツク信号ＣＬＫが最
初のＤ ７１Ｊツブ７０ツブＦ、に入力される。次いで
出力データが端子Ｑｏから出力され、次のＤ７’Ｊツブ
７０ツブＦ、の端子φ１に入力される。このように順次
、次のＤフリップ７０ツブに伝達されてカワント動作が
行なわれる。
ワンタと同様に入力端子１よシクロツク信号ＣＬＫが最
初のＤ ７１Ｊツブ７０ツブＦ、に入力される。次いで
出力データが端子Ｑｏから出力され、次のＤ７’Ｊツブ
７０ツブＦ、の端子φ１に入力される。このように順次
、次のＤフリップ７０ツブに伝達されてカワント動作が
行なわれる。
一方、ドミノ回路５は、各Ｄクリップ７０ツブＦ。
〜Ｆ３における端子Ｑｏ＝Ｑｓの出力データを検出し、
下位側４ｂｉｔが全て最後までカワントされると、ドミ
ノ回路５を構成するＮ型電界効果トランジスタ４１〜４
３が全てオン状態となる。従って、それまでＰ形電界効
果トランジスタ９を介してｒＨＪレベルであった点ａの
レベルが第２図（Ｃ）に示すようにｒＬＪレベルとなる
。このときカワント検出回路６は、このｒＬＪレベルを
検出し、次のクロック信号ＣＬＫの立ち上がりエツジが
入力されるのと同時に（第２図（ａ） ） 、上位側４
ビツトに入力されるカワント信号ＣＴＳを１−Ｈ」レベ
ルとする（同図（ｄ））。そして、下位側４ビツトがカ
ウント動作すると同時に、上位側４ビツトにカウント動
作をさせる（同図（ｅ））。
下位側４ｂｉｔが全て最後までカワントされると、ドミ
ノ回路５を構成するＮ型電界効果トランジスタ４１〜４
３が全てオン状態となる。従って、それまでＰ形電界効
果トランジスタ９を介してｒＨＪレベルであった点ａの
レベルが第２図（Ｃ）に示すようにｒＬＪレベルとなる
。このときカワント検出回路６は、このｒＬＪレベルを
検出し、次のクロック信号ＣＬＫの立ち上がりエツジが
入力されるのと同時に（第２図（ａ） ） 、上位側４
ビツトに入力されるカワント信号ＣＴＳを１−Ｈ」レベ
ルとする（同図（ｄ））。そして、下位側４ビツトがカ
ウント動作すると同時に、上位側４ビツトにカウント動
作をさせる（同図（ｅ））。
このようＫ、上位側４ビツトは下位側４ビツトからの桁
上がり信号を待たずにカウンタ動作が可能とカシ、カウ
ンタ動作速度が向上することになる。
上がり信号を待たずにカウンタ動作が可能とカシ、カウ
ンタ動作速度が向上することになる。
なお、前述の実施例ではビット数を上位側、下位側に２
分割したリップルアツブカウンタを説明したが、ビット
数が多いカウンタの場合や、さらにカウンタ動作を速く
したい場合には、分割数を増やしてもよい。第３図は分
割するビット数を増やした場合の別の実施例を示した回
路図である。
分割したリップルアツブカウンタを説明したが、ビット
数が多いカウンタの場合や、さらにカウンタ動作を速く
したい場合には、分割数を増やしてもよい。第３図は分
割するビット数を増やした場合の別の実施例を示した回
路図である。
図において、第１図と同一部分については同一符号を付
する。１６はＰ型電界効果トランジスタ１のゲートに接
続された反転論理回路、５＆はＮ型電界効果トランジス
タ４４〜４ｎかもなるドミノ回路、Ｆ４〜Ｆ′ｎ＋ｌ
はＤフリップフロップである。
する。１６はＰ型電界効果トランジスタ１のゲートに接
続された反転論理回路、５＆はＮ型電界効果トランジス
タ４４〜４ｎかもなるドミノ回路、Ｆ４〜Ｆ′ｎ＋ｌ
はＤフリップフロップである。
この場合、下位側カウンタから中位側カウンタへの桁上
がり信号をカワント検出回路６で検出すると共に、反転
論理回路１６を介してＰ型電界効果トランジスタをオン
する。従って、下位側から中位側のカウント検出を連続
して行なうことができ、さらに上位側カワンタヘカワン
ト検出を伝達することができる。
がり信号をカワント検出回路６で検出すると共に、反転
論理回路１６を介してＰ型電界効果トランジスタをオン
する。従って、下位側から中位側のカウント検出を連続
して行なうことができ、さらに上位側カワンタヘカワン
ト検出を伝達することができる。
また、カワント検出回路６によってリップルアップカウ
ンタを分割していることから、カウンタ動作テストの容
易化を図ることができる。
ンタを分割していることから、カウンタ動作テストの容
易化を図ることができる。
以上説明のように本発明は、下位側カウンタからの桁上
がり信号を待たずに上位側力クンタへの桁上がり動作を
検出する検出回路を備えているため、必要最小限のチッ
プ面積で必要な動作速度を得ることができる。また、回
路構成も簡単なため設計も容易となりパターン設計の単
純化を図れるなど顕著な効果を有する。
がり信号を待たずに上位側力クンタへの桁上がり動作を
検出する検出回路を備えているため、必要最小限のチッ
プ面積で必要な動作速度を得ることができる。また、回
路構成も簡単なため設計も容易となりパターン設計の単
純化を図れるなど顕著な効果を有する。
第１図は本発明に係る一実施例を示しだ回路図、第２図
はこの各部のタイムチャート、第３図は分割するビット
数を増やした場合の別の実施例を示す回路図、第４図は
従来の回路図、第５図は従来のコン）ロールチェーンカ
ウンタの回路図である。 １．９・・・・Ｐ型電界効果トランジスタ、２・・・・
グランド端子、４ｔ〜４４ ・・・・Ｎ型電界効果トラ
ンジスタ、５・番嗜・ドミノ回路。 ６・・・響カワント検出回路、７．８・−・・入力端子
、１０・・・・出力端子。
はこの各部のタイムチャート、第３図は分割するビット
数を増やした場合の別の実施例を示す回路図、第４図は
従来の回路図、第５図は従来のコン）ロールチェーンカ
ウンタの回路図である。 １．９・・・・Ｐ型電界効果トランジスタ、２・・・・
グランド端子、４ｔ〜４４ ・・・・Ｎ型電界効果トラ
ンジスタ、５・番嗜・ドミノ回路。 ６・・・響カワント検出回路、７．８・−・・入力端子
、１０・・・・出力端子。
Claims (1)
- 【特許請求の範囲】 下位側カウンタから上位側カウンタへの桁上がり信号に
よりカウント動作を行なうリップルカウンタにおいて、 前記下位側カウンタからの桁上がり信号を待たずに前記
上位側カウンタへの桁上がりタイミングを検出する検出
回路を備えたことを特徴とするカウンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11290888A JPH01282925A (ja) | 1988-05-09 | 1988-05-09 | カウンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11290888A JPH01282925A (ja) | 1988-05-09 | 1988-05-09 | カウンタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01282925A true JPH01282925A (ja) | 1989-11-14 |
Family
ID=14598503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11290888A Pending JPH01282925A (ja) | 1988-05-09 | 1988-05-09 | カウンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01282925A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6222398A (ja) * | 1985-07-20 | 1987-01-30 | 加藤 悟 | 電池式電気牧柵器 |
| JPS62198219A (ja) * | 1986-02-25 | 1987-09-01 | Matsushita Electric Ind Co Ltd | 同期型カウンタ回路 |
| JPH01212917A (ja) * | 1988-02-19 | 1989-08-25 | Nec Corp | カウンタ回路 |
-
1988
- 1988-05-09 JP JP11290888A patent/JPH01282925A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6222398A (ja) * | 1985-07-20 | 1987-01-30 | 加藤 悟 | 電池式電気牧柵器 |
| JPS62198219A (ja) * | 1986-02-25 | 1987-09-01 | Matsushita Electric Ind Co Ltd | 同期型カウンタ回路 |
| JPH01212917A (ja) * | 1988-02-19 | 1989-08-25 | Nec Corp | カウンタ回路 |
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