JPS62199166A - デ−タ通信装置 - Google Patents
デ−タ通信装置Info
- Publication number
- JPS62199166A JPS62199166A JP61042154A JP4215486A JPS62199166A JP S62199166 A JPS62199166 A JP S62199166A JP 61042154 A JP61042154 A JP 61042154A JP 4215486 A JP4215486 A JP 4215486A JP S62199166 A JPS62199166 A JP S62199166A
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- JP
- Japan
- Prior art keywords
- signal
- timing
- data
- control circuit
- byte data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Facsimile Transmission Control (AREA)
- Facsimile Image Signal Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、データ通信装置に関する。
［従来の技術１
第５図は、従来の画像データ通信を行なうファクシミリ
装２１（Ｇ２モード）において、ライン同期信号のタイ
ミングと、データの送出タイミングとを示す図である。
装２１（Ｇ２モード）において、ライン同期信号のタイ
ミングと、データの送出タイミングとを示す図である。
この第５図の（１）において、ライン同期信号は６Ｈｚ
であり、バイトデータの送出タイミング信号は１０．３
６８ＫＨｚである。
であり、バイトデータの送出タイミング信号は１０．３
６８ＫＨｚである。
ｆＪＳＳ図（２）は、上記第５図（１）における要部の
拡大図である。
拡大図である。
上記従来例において、バイトデータを送出するタイミン
グに対して、ライン同期のかかるタイミングヲ何もコン
トロールしないと、第５図（２）に示すように、ライン
同期信号と、バイトデータを送出するタイミングとがほ
ぼ同時に発生することがある。
グに対して、ライン同期のかかるタイミングヲ何もコン
トロールしないと、第５図（２）に示すように、ライン
同期信号と、バイトデータを送出するタイミングとがほ
ぼ同時に発生することがある。
第６図は、上記従来例において、インタラブドによって
、Ｇ２モードにおける位相信号を送出する手順を示す図
である。
、Ｇ２モードにおける位相信号を送出する手順を示す図
である。
まず、ライン同期信号が発生しているか否かが判断され
（３４）、ライン同期信号発生の要求があると、ライン
毎に必要な各種のセットを行ない（３６）、戻る。
（３４）、ライン同期信号発生の要求があると、ライン
毎に必要な各種のセットを行ない（３６）、戻る。
もし、ライン同期信号の要求がないと、バイトデータ送
出の要求があるか否かが判断される（Ｓ８）、バイトデ
ータ送出の要求があると、位相信号を送出するための１
バイトのデータを送出しくＳ ｔ Ｏ） 、戻る。バイ
トデータ送出の要求がないと、ノイズと判断して戻る。
出の要求があるか否かが判断される（Ｓ８）、バイトデ
ータ送出の要求があると、位相信号を送出するための１
バイトのデータを送出しくＳ ｔ Ｏ） 、戻る。バイ
トデータ送出の要求がないと、ノイズと判断して戻る。
通常、インタラブドには、データを送出するものの他に
１時間のコントロール、パルスのコントロール、読取を
コントロールするインタラブド等がある。
１時間のコントロール、パルスのコントロール、読取を
コントロールするインタラブド等がある。
データを送出するインタラブドの遅延時間は０秒である
とは限らず、そのインタラブドの遅延を短くするために
は、他のインタラブドを工夫する必要がある。しかし、
この場合、システムを複雑にするという問題がある。
とは限らず、そのインタラブドの遅延を短くするために
は、他のインタラブドを工夫する必要がある。しかし、
この場合、システムを複雑にするという問題がある。
また、データを送出するインタラブドの遅延を短くした
としても、第５図（１）に示すタイミングでインタラブ
ドが発生すると、同図（２）に示すようにＰ点における
バイトデータの送出タイミングが、ライン同期信号の前
となったりまたは。
としても、第５図（１）に示すタイミングでインタラブ
ドが発生すると、同図（２）に示すようにＰ点における
バイトデータの送出タイミングが、ライン同期信号の前
となったりまたは。
後となったりすることがある。このために、データの送
出順番を誤ることがあるという問題がある。
出順番を誤ることがあるという問題がある。
［発明の目的］
本発明は、上記従来装置における問題点に着目してなさ
れたもので、データ信号を伝送するときに、同期を必要
とするデータ通信装置において。
れたもので、データ信号を伝送するときに、同期を必要
とするデータ通信装置において。
システムを複雑にせずに、データ送出順序を正確にする
ことができるデータ通信装置を提供することを目的とす
るものである。
ことができるデータ通信装置を提供することを目的とす
るものである。
［発明の実施例］
第１図は、バイト信号を送出するタイミングの中間に、
ライン同期信号を設定した場合を示す図である。
ライン同期信号を設定した場合を示す図である。
第２図は、本発明の一実施例を示すブロック図である。
第２図において、ＮＣＵ （網制御装置）２０は、電話
網をデータ通信等に使用するために、その電話回線２０
ａの端末に接続し、電話交換網の接続制御を行なったり
、データ通信路への切換を行なったり、ループの保持を
行なう装置である。
網をデータ通信等に使用するために、その電話回線２０
ａの端末に接続し、電話交換網の接続制御を行なったり
、データ通信路への切換を行なったり、ループの保持を
行なう装置である。
モデム２２は、データをサンプリングするクロック（１
０，３６８ＫＨｚのクロック）を出力し、制御回路３２
から受けたバイトデータをパラレル−シリアル変換した
後に、変調を行なうものである。また、モデム２２は、
１バイトのデータの送出が終了すると、バイトデータ要
求として、レベル「１」の信号をＯＲ回路３０に出力す
るものである。制御回路３２が、バイトデータをモデム
２２に出力した後、ライトパルスが発生すると、レベル
「０」の信号がモデム２２に出力されるようになってい
る。
０，３６８ＫＨｚのクロック）を出力し、制御回路３２
から受けたバイトデータをパラレル−シリアル変換した
後に、変調を行なうものである。また、モデム２２は、
１バイトのデータの送出が終了すると、バイトデータ要
求として、レベル「１」の信号をＯＲ回路３０に出力す
るものである。制御回路３２が、バイトデータをモデム
２２に出力した後、ライトパルスが発生すると、レベル
「０」の信号がモデム２２に出力されるようになってい
る。
タイマ２４は、Ｇ２モードの伝送において、制御回路３
２からレベル「０」の信号を受けると、モデム２２から
の信号を１７２８分周した６Ｈｚの信号を、Ｄフリップ
フロップ２６に出力するものである（これは、Ｇ２モー
ド伝送の場合である）。
２からレベル「０」の信号を受けると、モデム２２から
の信号を１７２８分周した６Ｈｚの信号を、Ｄフリップ
フロップ２６に出力するものである（これは、Ｇ２モー
ド伝送の場合である）。
一方、制御回路３２からタイマ２４がレベル「ｌ」の信
号を受けると、モデム２２からの信号を５７６分周した
１８Ｈｚの信号を、Ｄフリップフロップ２６に出力する
（これは、ＭＦｌ伝送の場合である）。
号を受けると、モデム２２からの信号を５７６分周した
１８Ｈｚの信号を、Ｄフリップフロップ２６に出力する
（これは、ＭＦｌ伝送の場合である）。
１記実施例においては、Ｇ２モードで位相信号を送信す
る場合を考えているので、制御回路３２からタイマ２４
には、レベル「０」の信号が出力されるようになってい
る。また、タイマ２４は、制御回路３２からクリアパル
スを受けると、イニシャライズされる。すなわち、その
時点から、モデム２２からのクロックを１７２８個また
は５７６個をカウントすると、６Ｈｚまたは１８Ｈｚの
クロックパルスがタイマ２４に出力される。
る場合を考えているので、制御回路３２からタイマ２４
には、レベル「０」の信号が出力されるようになってい
る。また、タイマ２４は、制御回路３２からクリアパル
スを受けると、イニシャライズされる。すなわち、その
時点から、モデム２２からのクロックを１７２８個また
は５７６個をカウントすると、６Ｈｚまたは１８Ｈｚの
クロックパルスがタイマ２４に出力される。
Ｄフリップフロップ２６は、６Ｈｚまたは１８Ｈｚのク
ロックを受けると、Ｑ出力にレベルｒｌＪの信号を出力
するものである。また、制御回路３２からクリアパルス
を受けると、Ｄフリップフロップ２６は、イニシャライ
ズされ、ＡＮＤ回路２８にレベル「０」の信号を出力す
るものである。
ロックを受けると、Ｑ出力にレベルｒｌＪの信号を出力
するものである。また、制御回路３２からクリアパルス
を受けると、Ｄフリップフロップ２６は、イニシャライ
ズされ、ＡＮＤ回路２８にレベル「０」の信号を出力す
るものである。
制御回路３２は、バイトデータを送出するタイミングに
対して、ライン同期のかかるタイミングを任意にコント
ロールする回路である。つまり、制御回路３２は、バイ
トデータを送出するタイミングに対して、ライン同期信
号の発生タイミングを制御するタイミング制御手段の一
例である。
対して、ライン同期のかかるタイミングを任意にコント
ロールする回路である。つまり、制御回路３２は、バイ
トデータを送出するタイミングに対して、ライン同期信
号の発生タイミングを制御するタイミング制御手段の一
例である。
基本的には、まず、タイマ２４を６Ｈｚのモードにセッ
トする。そして、ＡＮＤ回路２８に対してレベル「Ｏ」
の信号を出力し、ライン同期がかからない状態にし、モ
デム２２のインタラブドがかかる状態にする。ここで、
バイトデータの送出要求があったときに、４０Ｏｐｓｅ
ｃＶｆ機し、その後に、６Ｈｚのタイマ２４とＤフリッ
プフロップ２６とをクリアする。そして、次のバイトデ
ータの要求からは、通常のデータを送出する。この後に
。
トする。そして、ＡＮＤ回路２８に対してレベル「Ｏ」
の信号を出力し、ライン同期がかからない状態にし、モ
デム２２のインタラブドがかかる状態にする。ここで、
バイトデータの送出要求があったときに、４０Ｏｐｓｅ
ｃＶｆ機し、その後に、６Ｈｚのタイマ２４とＤフリッ
プフロップ２６とをクリアする。そして、次のバイトデ
ータの要求からは、通常のデータを送出する。この後に
。
ＡＮＤ回路２８に対してレベルｒｌＪの信号を出力し、
ライン同期がかかる状態にする。
ライン同期がかかる状態にする。
上記待機時間４００ｐｇｅｃを他の長さに変えることに
よって、バイトデータを送出するタイミングに対して、
ライン同期のかかるタイミングを任意にコントロールす
ることが可能になる。
よって、バイトデータを送出するタイミングに対して、
ライン同期のかかるタイミングを任意にコントロールす
ることが可能になる。
第３図は、第２図に示す制御回路３２が、Ｇ２モードに
おける位相信号の送出制御の動作を示すフローチャート
であり、メイン制御を示す図である。
おける位相信号の送出制御の動作を示すフローチャート
であり、メイン制御を示す図である。
ｉ３図において、Ｇ２モードにおける位相信号を送信す
る場合、まず、各種のイニシャライズを行なう（Ｓ４２
）、つまり、フラグＡＤＪＵＳＴに「０」をセットし、
制御回路３２からタイマ２４に向かう信号のレベルを「
０」にし、タイマ２４を６Ｈ２にセットする等の動作実
行する。
る場合、まず、各種のイニシャライズを行なう（Ｓ４２
）、つまり、フラグＡＤＪＵＳＴに「０」をセットし、
制御回路３２からタイマ２４に向かう信号のレベルを「
０」にし、タイマ２４を６Ｈ２にセットする等の動作実
行する。
次に、制御回路３２からＡＮＤ回路２８に向かう信号の
レベルを「０」にすることによって、ライン同期をディ
スエーブルする（３４４）、そして、インタラブドの飛
先番地としてｌＰＨ５ＴＧをセットしく３４６）、モデ
ムのインタラブドをイネーブルにする（５４８）。
レベルを「０」にすることによって、ライン同期をディ
スエーブルする（３４４）、そして、インタラブドの飛
先番地としてｌＰＨ５ＴＧをセットしく３４６）、モデ
ムのインタラブドをイネーブルにする（５４８）。
次に、位相信号の送出が終了したか否かが判断される（
３５０）、位相信号の送出が終了すると、ＣＦＲ２の受
信へ向かう（３５２）。
３５０）、位相信号の送出が終了すると、ＣＦＲ２の受
信へ向かう（３５２）。
第４図は、上記実施例における位相信号を送出するモデ
ムのインタラブドｌＰＨ３ＴＧを示すフローチャートで
ある。
ムのインタラブドｌＰＨ３ＴＧを示すフローチャートで
ある。
ライン同期信号が発生すると（５５６）、ライン毎に必
要な各種のセラ）（３５８）を行ない、その後に戻る。
要な各種のセラ）（３５８）を行ない、その後に戻る。
もし、ライン同期信号が発生していない場合は、バイト
データの送出の要求があったか否かが判断され（ＳＳＯ
）、バイトデータの送出の要求がなければ、戻る。
データの送出の要求があったか否かが判断され（ＳＳＯ
）、バイトデータの送出の要求がなければ、戻る。
バイトデータの送出の要求があれば、フラグＡＤＪＵＳ
Ｔが「０」であるかを判断し、すなわち、ライン同期信
号のタイミングとバイトデータを送出するタイミングと
の［！が終了しているか否かが判断される（３６２）、
フラグＡＤＪＵＳＴがｒｌＪである場合には１位相上号
を送出するバイトデータを送出した後に（３６４）、戻
る。
Ｔが「０」であるかを判断し、すなわち、ライン同期信
号のタイミングとバイトデータを送出するタイミングと
の［！が終了しているか否かが判断される（３６２）、
フラグＡＤＪＵＳＴがｒｌＪである場合には１位相上号
を送出するバイトデータを送出した後に（３６４）、戻
る。
フラグＡＤＪＵＳＴが「０」であれば、４００ＩＬｓｅ
ｅ待機しく５６６）、制御回路３２からＤフリップフロ
ップ２６に向けて、クリアパルスを発生し、Ｄフリップ
フロップ２６をクリアする（３６８）。
ｅ待機しく５６６）、制御回路３２からＤフリップフロ
ップ２６に向けて、クリアパルスを発生し、Ｄフリップ
フロップ２６をクリアする（３６８）。
そして、ＰＨ３ＣＬＲを出力しく５７０）、タイマ２４
をクリアし、６Ｈｚをイニシャライズする。また、ＦＦ
Ｈのデータを送出し、具体的には、制御回路３２からモ
デム２２に対してライトパルスを発生する（５７２）。
をクリアし、６Ｈｚをイニシャライズする。また、ＦＦ
Ｈのデータを送出し、具体的には、制御回路３２からモ
デム２２に対してライトパルスを発生する（５７２）。
そして、フラグＡＤＪＵＳＴをｒｌＪにセットしく３７
４）、制御回路３２からＡＮＤ回路２８に対してレベル
ｒｌＪの信号を出力し、ライン同期をイネーブルする（
５７６）。
４）、制御回路３２からＡＮＤ回路２８に対してレベル
ｒｌＪの信号を出力し、ライン同期をイネーブルする（
５７６）。
上記実施例においては、送出時を例に取って説明したが
、受信時においても同様に説明することができる。
、受信時においても同様に説明することができる。
［発明の効果］
本発明によれば、データ信号を伝送するときに、同期を
必要とするデータ通信装置において、システムを複雑に
せずに、同期のタイミングとデータを送出するタイミン
グとが重なることによるデータの送出順番の誤りを完全
に排除することができるという効果を有する。
必要とするデータ通信装置において、システムを複雑に
せずに、同期のタイミングとデータを送出するタイミン
グとが重なることによるデータの送出順番の誤りを完全
に排除することができるという効果を有する。
第１図は、本発明におけるファクシミリ装置の： ラ
イン同期のタイミングとバイトデータの送出タイミング
とを示す図である。 第２図は、本発明の一実施例を示すブロック図である。 第３図は、上記実施例における制御回路の動作を示すフ
ローチャートであり、特にメイン制御を示す図である。 第４図は、上記実施例における制御回路の動作にうち、
インタラブド制御動作を示すフローチャートである。 第５図は、従来のファクシミリ装置におけるライン同期
のタイミングとバイトデータの送出タイミングとを示す
図である。 第６図は、上記従来例における動作を示すフローチャー
トである。 ２２・・・モデム、 ２４・・・タイマ。 ３２・・・Ｍ制御回路。 第１図 ラインｑｍ＜ｘ＋ ７７２戸セｙ
イン同期のタイミングとバイトデータの送出タイミング
とを示す図である。 第２図は、本発明の一実施例を示すブロック図である。 第３図は、上記実施例における制御回路の動作を示すフ
ローチャートであり、特にメイン制御を示す図である。 第４図は、上記実施例における制御回路の動作にうち、
インタラブド制御動作を示すフローチャートである。 第５図は、従来のファクシミリ装置におけるライン同期
のタイミングとバイトデータの送出タイミングとを示す
図である。 第６図は、上記従来例における動作を示すフローチャー
トである。 ２２・・・モデム、 ２４・・・タイマ。 ３２・・・Ｍ制御回路。 第１図 ラインｑｍ＜ｘ＋ ７７２戸セｙ
Claims (1)
- 【特許請求の範囲】 データ信号を伝送するときに、同期信号を必要とするデ
ータ通信装置において、 データを送出するタイミングに対して、前記同期信号の
発生タイミングを制御するタイミング制御手段を有する
ことを特徴とするデータ通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042154A JPS62199166A (ja) | 1986-02-27 | 1986-02-27 | デ−タ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042154A JPS62199166A (ja) | 1986-02-27 | 1986-02-27 | デ−タ通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62199166A true JPS62199166A (ja) | 1987-09-02 |
Family
ID=12628022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61042154A Pending JPS62199166A (ja) | 1986-02-27 | 1986-02-27 | デ−タ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62199166A (ja) |
-
1986
- 1986-02-27 JP JP61042154A patent/JPS62199166A/ja active Pending
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