JPS6220059A - チヤネル番号優先順位割り当て装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） この発明はデータ処理システムに関し、特に共通バスを
介して要求を送受するための識別装置１こ関する。

（従来技術とその欠点） 共通バスを介して要求を送受するために、データ処理シ
ステムの異なるユニット制御装置を接続する装（ｎや方
法はいろいろある。要求の伝送は同期又は非同期のバス
転送サイクル動作で行なわれる。

米国特許！￥Ｓ４，０３０，０７５号と第４，０９６゜
５６９号は非同期バスシステムを開示している。

これらのシステムはシステムバス１こ沿って分散された
優先順位回路網内に接続された装置を有する。

非同期バス回路網での通信に用いられる一連のサイクル
には３つの基本的な部分がある。バスサイクルを取るこ
とに関してバス上で通信しようとしている装置の優先順
位を優先順位回路網が確立するための優先順位確定部分
が有る。これには、最高優先順位の装置がバスのアクセ
スを得、データ、アドレス及びコマンド情報のバスへの
転送を許可されるデータ伝送部分が続く。最後の部分は
、従属装置が要求装置（主装置）へ要求された操作を完
了したことを示す応答を送信する応答部分である。

読みだし要求は、応答が要求の発信者に返送されるよう
に、要求者（即ち主装置）を識別するチャネル番号部分
を含む。主装置は以前のバスサイクルに従属装置に送っ
た各要求のチャネル番号部分を次の動作サイクル中に従
属装置から返送されたチャネル番号と比較する。

従って、メモリーアドレスて゛識別されるメモリー装置
を除いて、システムの各装置はチャネル番号で一意に識
別されねばならない。即ち、一意のチャネル番号が各装
置に即ｊり当てられ、全２重及び半２重の装置は２つの
チャネル番号を割り当て／−Ｊ１フー′＋／７’１１−
、二、？＞Ｓ／７＊／１ｒ〉Ｉ＋４−１ＪヒＩ＋、釆４
５瞳は装置内の回転又はサムホイール・スイッチでセン
トされる。ある場合には、装置内にノヤンバー線が含ま
れ、所叉のチャネル番号を特定するために切断される。

ノヤンバーやスイッチが必要なときは、装置の異なるチ
ャネル番号の識別機能を検査するための付加的なコスト
のために、常に装置の製造コストが増大することが判っ
た。まだ、誤ったチャネル番号のセットの可能性により
、装置の信頼性も低下する。更に、どうやってチャネル
番号を割り当てるかを指示するために、余計な文書が必
要になる。

と記の問題を解決するために、スイッチやジャンパーを
用いずにチャネル番号を割り当てるための努力が為され
てきた。チャネル番号を定義するのにジャンパーを用い
ない場合、その装置は電源の投入時にある２進数を仮定
することが認められる。これは、電源投入時に２つの装
置が同じチャネル番号を有する可能性をシステムに導入
する。

従って、それらの装置の内の１つを特定のチャネ小番号
で位置付けようとしたとき、両方の装置がそのチャネル
番号を認めるであろう。従って、装置と通信するのに用
いる機構の形式に拘わらず、電源投入時に種々の装置が
誤ったチャネル番号で動作を開始し、誤ったチャネル番
号の値にスイ・ンチされる可能性がおこる。

考えられるもう１つの解決法は、システムバスのバック
・ブレーンに各装置のチャネル番号を予め配線しておく
ことである。欠点は多くのビンがそのようなチャネル番
号の割り当て用にＩＩワ当てられねばならないことであ
る。また、これは、ある装置がチャネル番号の特定の値
を割り当てられるという、他の問題を起こし得る。例え
ば、参照された特許の処理装置は最初の１０個のチャネ
ル番号を割り当てられる。らしチャネル番号がシステム
に配線されると、最初の１０個のスロットは処理装置の
基板によってのみ使用され、これらのスロットはそのよ
うな装置のために予約されることになる。システムは普
通２つの処理装置しか有さないので、多くのスロットが
使用されずに残される。

上記に加えて、チャネル番号が基板以外の手段により一
〇与えられることが要求されると、そのような手段は基
板それ自体によっては検査できない。

従って、総ての可能なチャネル番号の値のｉ！ｌＩｌり
当てを照合するために、基板をシステム内の異なるスロ
ットで試験せねばならないので、製造コストが再び上昇
する。上記の問題は、システムが多くの同一の装置基板
を有し、更に同一の装置が中央処理装置である場合には
更に複雑化する。

（発明の目的） 従って、本発明の主な目的はシステムの同一の装置が一
意のチャネル番号を割り当てられることを信頼性を持っ
て保証する装置を提供することである。

本発明の他の目的は、最小限の回路で自動的に複数の装
置に対して一意のチャネル番号を割り当てる、チャネル
番号割り当て装置を提供することである。

（発明の要約） 本発明の上記の目的は、分散又はスキュー優先順位回路
網によって規定された優先順位に従って、データ、コマ
ンド及びアＶレス信号を含む要求を装置間でバスシステ
ムを介して通信するために接続された、多くの同一の装
置を有する複数の装置を含む例示した実施例によって達
成される。好適な実施例に於いては、スキュー優先順位
回路網は、米国特許第４．０９６．５６９号と、刊行物
［ミニ・マイクロ・システム」（旧Ｎｌ−ＭＩＣＲＯＳ
ＹＳＴＥＭＳ）の１９８３年９月号のジム・ツエンドロ
　（ＪｉｍＪｅｎｄｒｏ）による［メガバスの拡張Ｊ　
（Ｅｘｔｅｎｄｉｎｇｔｈｅ　Ｍｅｇａｌ］ｕｓ）と題
する論文に開示されている。

各同一装置は、他の装置との確実な通信のためにその装
置に一意のチャネル番号を割り当てるための、チャネル
番号優先順位割り当て装置を含む共通のインターフェー
ス部分を有する。各共通インターフェースは更に、優先
順位回路網から物理的にずらされた（スキューされた）
信号を受け取り、その装置がシステムバスのアクセスを
得る時を確宣十ヱトＡけ詑錦べねた　ダイブレーク淳同
認か含む。

本発明の好適な実施例に於いて、各同一装置又はサブシ
ステムのチャネル番号優先順位割り当て装置は、システ
ムバス上のその位置を一意に識別する物理的にずらされ
た優先順位信号の内の少なくとも予め定められた１つを
受け取る。割り当て装置はチャネル記憶手段を含み、該
手段はシステムバスからの初期化信号に応答して、その
装置に対してそれがどのサブシステムかを識別する、予
め定められた優先順位信号の状態に対応するチャネル番
号を記憶する。

好適な実施例に於いて、同一のＶＣ置即ちサブシステム
は１対の中央処理装置を含む。優先順位回路Ｗ４４号か
ら得られ、各中央処理装置サブシステムのチャネル記憶
装置に記憶された一意の１ビット信号は、固定された値
と組み合わされる。結果の値はサブシステムを識別する
ための、各読みだし要求の部分として転送される複数ビ
ットのチャネル番号を規定するために用いられる。

最高の優先順位を割り当てられた同一のサブシステムの
内の１つだけが、順次のスロ・ントの通常の割り当てら
れた群の１つに於いて位置付けられる必要がある。残ｉ
）の同一のサブシステムはスロット群の外の任意のスロ
ットに於いて位置付けられ得る。同一のサブシステム基
板が順次のバスサブシステムに割り当てられる必要は無
いので、これはバス久ロットを異なる基板の形式に割り
当てることの柔軟性を与える。

システムが制限された数の装置を有するとき、バスから
得られるチャネル番号の値を固定された予め割り当てら
れたフードと組み合わせる必要はない。バス上の特定の
スロット位置に於いて優先順位回路網信号を解釈する必
要が有るのみである。

これは符号化装置又は同様の論理回路で為しうる。

符号化装置の複数ビットの出力は複数ビットのチャネル
記憶レノスタに記憶され、各バス要求の部分として装置
によって直接使用される。

従って、本発明は同一の装置の複合体を含む種々のシス
テム構成で使用できる。更に、本発明の装置の導入は、
関連するバスインターフェース回路の動作や回路の変更
を必要としな−１゜また、一意のチャネル番号を確実に
規定するために各同一装置において最小限の回路が用い
られる。スイッチやノヤンパーや関連する文書がいらな
いので、システムの複雑さやコストは削減される。

本発明の構成や方法に於ける特徴は、他の目的や利点と
共に、関連する図面を参照した以下の説明から明らかに
なるであろう。しかしながら、図面に示したものは、単
に例示のためのものであり、本発明を限定するものでな
いことは言うまでもな（１゜ （実施例の説明） ＠１図はデータ処理システム１０を示し、該システムは
システムバス１１に共通に接続された、複数の同一の中
央サブシステム１４及び１Ｇ、システム管理装置１２、
及び多数の異なるサブシステム２０乃至３２を含む。図
示された異なるサブシステムは、多数の記憶サブシステ
ム２０乃至２８と多数の周辺サブシステム３０乃至３２
を含む。各サブシステムは、関連する装置がコマンド、
割り込み、データ又は他の装置への応答／状態の形式の
要求をシステムバス１１上で非同期方式で送受できるよ
うにするインターフェース部分を含む。

システム１０は更にバス１１の左端に有る終端回路網１
３を含む。回路網１３はバス１１の高優先順位端を規定
する。システム管理装置（ＳＭＦ）１２は回路網１３の
次にあり、最高の優先順位を有する。参照した従来のバ
スシステムに於けるように、バス優先順位は各装置の回
路網１３からの即離の関数として減少する。典型的には
、そのような従来のバスシステムに於いては、記憶装置
は最高の優先順位を与えられ、中央処理装置はその機能
の要求の関数として、バス上に位置する他の装置に比較
して最低の実時間制約を有するので、最低の優先順位を
与えられる。しかしながら、ＣＰＵはバスの最大のユー
ザなので、できるだけ記憶装置のそばに位置させること
が望ましい。従って、インターフェース回路は図示のよ
うに、最低の優先ｍＦｉ７＋ＭｌｈｌｌＬ＋−／ｙ、マ
昂／　Ｉ　Ａ　ｎ＋ｒ１　（！Ｑ／、ｊ−ｚ　１１」−
の記憶サブシステム２０−２の次に物理的に位置できる
ように改造された。この特定の形式のバス優先順位回路
は本発明の理解には適切では無いので、そのような回路
は同様であると考えられ、利用の点からは、このバスは
論ＥＪ！的に中央サブシステム１４及び１６がバス１１
の他の端に接続されているかのごとくに見ることができ
る。利用できろ優先順位論理回路の形式に関するこれ以
上の情ｆｆｄは、継続中の特許出願である、グニエル・
ニー　・ボードリュー　　（Ｄａｎｉｅｌ　　八、Ｂｏ
ｕｄｒｅａｕ）　　等の１低段先順位の装置を高優先順
位の位置に置くことを許すｒこめの分散優先順位回路網
論理」と題する１９８２年１２月２７日付は出願の米国
特許出願第０６／４５３，４０６号を参照されたい。従
って、記憶サブシステム２０−２乃至２８−２は最高の
優先順位分有し、これに周辺サブシステム：（０−２乃
至３８−２が続く。本発明の目的のためには、ＳＭＦサ
ブシステム１２は検査と診断のために用いる典型的な保
守処理装置の形式と見ることができる。残りのサブシス
テムも典型的な設計のものと見ることができる。

第２図はシステムバス１１と中央サブシステム１４及び
１６のインターフェース部分１４−１及び１６−１とを
より詳細に示す図である。図中の斜めの線はバックプレ
ーンをトレースするプリント回路基板の銅箔即ちエツチ
ングされた線である。

簡単化のため、４つのバススロットのみが示されており
、夫々部分的にのみ示されるコネクタによって現される
。物理的にずらされた、即ち斜めの線は、システムバス
１１に接続された各装置で用いられる１０個の優先順位
信号と対応する。各コネクタの残りのビンの夫々は同じ
ビンに一緒に接続される。

バススロットは優先順位の解決の為に１０の群に構成さ
れている。従って、図示のように、各サブシステム基板
の各インターフェース部分の優先順位解決回路（例えば
、取得論理回路１２−１０乃至１６−１０＞は直前の９
つのより高い優先順位基板から、そのコネクタのビン３
９乃至４７を介して、９つの優先順位入力信号ＢＳＡＵ
ＯＫ乃至ＢＳＩＵＯＫを受け取る。各サブシステム基板
の各インターフェース部分は９番目の優先順位信号１３
　Ｓ　Ｉ　Ｌ、Ｊ　ＯＫを受け収ってそれをＡＮＤデー
ト（例えば、デート１２−１２．１４−１２及び１６−
１２）内で許可信号Ｍ　Ｙ　ＲＥ　Ｑ　、Ｔ及びＢＳＲ
Ｅ　Ｑ　Ｔ　、！：論理的に組み合わせる。ＡＮＤゲー
トの出力ＢＳＭＹＯＫはコネクタの１０番目のビン（即
ち、ビン３６）に与えられ、それによって毎９番目のス
ロットは直前の９つのスロット信号を繰り返す（即ち、
その受け取る最も古い優先順位信号はＢ５ｌ０ＬＪＫ）
。信号ＢＳＭＹＯＫが２進１になるとき、その関連する
サブシステムがバス１１を使用する許可を得たことを他
の総てのより低い優先順位のサブシステムに信号する。

バス優先順位はバス１１上でのサブシステムの位置の関
数として確立される。バス１１の始まりには、回路網１
３に対応するプルアップ抵抗の列がある。最高の優先順
位のサブシステム（即ち、ＳＭＦ１２）はその９つの入
力ビンがこれらの抵抗に接続されている。従って、その
優先順位解決回路１２−１０に与えられる総ての優先順
位信号は２進１即ち、オン状態である。よって、サブシ
ステム１２がバス１１のアクセスを望むときはいつでも
与えられる。

優先順位バ人構遺に進めば、第１の中央サブシステム（
即ち、Ｃ３５Ｏ）として表示されるサブシステム１４が
次に高い優先順位スロットを規定する信号を受け取るこ
とが分かる。ビン３６を除く総ての優先順位入力ビンが
プルアップ抵抗に接続されている。従って、Ｃ３５Ｏは
入力として唯一の実際の優先順位信号Ｂ　Ｓ　Ａ　Ｕ　
ＯＫを受け取る。

この信号はＳＭＦサブシステムによって発生される（ｉ
号ＢＳＭＹＯＫから得られる。

図示の実施例に於いて、ｃｓｓｏは許可を得るために付
加的なＡ　Ｎ　Ｄデート１４−１４を必要とする２つの
バススロットを占有する。同じことが第２の中央サブシ
ステムＣ３５Ｉについても成り立つ。図示のように、Ｃ
３５Ｉはバス１１上の次に高い優先順位スロットを規定
する信号を受け取るように位置付けられる。即ち、それ
は３つの実際の優先順位信号１３ＳＡＵＯＫ、ＢＳＢＵ
ＯＫ及びＢＳＣＵＯＫを受け取る。除りの入力ビンはプ
ルアンプ抵抗に接続される。しかしながら、優先順位信
号ＢＳＡＵＯＫは疑臥スロットから発生されるので、そ
れは実際はプルアップ抵抗に接続される。

サブシステムｃｓｓｏとＣ３５Ｉは同一なので、それら
が一意のチャネル番号を持つことが重要である。本発明
のＶｃＦｌは、各サブシステムがそれ自身が存１り当て
られている一意のチャネル番号を識別することを許す。

それは、そのバス１１上の位置を有効な優先順位回路網
信号を用いて判断することによって行なわれる。即ち、
ここには同一サブシステムが２つしか無いので、両方の
サブシステムを一意に識別するのに必要なものは、下位
チャネル番号の最下位ビットとして用いられる単一のビ
ットだけである。

第２図に見られるように、サブシステムＣ８５ＯとＣ３
５Ｉは夫々優先順位信号ＢＳＢＵＯＫを受け取るために
接続されたチャネル・レジスタ（即ち、１４−１６及び
１６−１６）を含む。説明したように、バス１１がアイ
ドル状態のとき、サブレステムＣＳ　Ｓ　Ｏに与えられ
たイ汀号ＢＳＢＵＯＫは２進１であり、一方サブシステ
ムｃｓｓｉへのものは２進０である。夫々の場合に於い
て、信号ＢｓＢＵＯＫがチャネル・レジスタ・プリンデ
フ０ツブ（即ち、１４−１６及び１（３−１６）のデー
タ入力端子に接続されていることが分かる。各７リツプ
７０ツブのクロック入力端子はバス１１からのバス・マ
スター・クリア信号ＢｓＭｃＬＲの否定を受け収るよう
に接続されている。この信号の状態はバス１１のアイド
ル状態を規定する。

第２図から分かるように、チャネル・レジスタ・７リツ
プ７０ツブ１４−１６と１６−１６の夫々は、それらが
どのサブシステムかを規定する下位チャネル番号信号ｃ
ｓｓｏとＣ８５Ｉを発生するように動作する。これらの
信号は、各インターフェース部分１４−１及び１６−１
に含まれる従属応答論理回路への入力として与えられる
。更に、これらの信号は、サブシステムによって発生さ
れた各交求に含まれる識別情報の部分としてバス１．１
に手えられる。より詳細には、信号ＣＳ　Ｓ　Ｏ及びＣ
３Ｓ１の各々は総て０のコードにに１応する高位の予め
割り当てられたコードと組み合わせられる。

第３図はサブシステムｃｓｓｏの従属応答回路］　４−
２０の部分を示し、これはチャネル・レジスタ１４−１
６に記憶された下位チャネル番号出力値を受け収る。

回路１４−２０はバス１１から受け取ったチャネル番号
とサブシステムｃｓｓｏのチャネル番号とを比較する多
数のデートを含む。中央サブシステム１よ最初の１０個
のチャネル番号を訓り当てられているので、上位のチャ
ネル番号ビットは総て０の値を有する。比較の成立が検
出されると、回ｖＪ１４−２０＋、を信号Ｉ　Ｔ　Ｓ　
Ｍ　Ｅ　’；：発生−１７）。回路１４−２０と同一の
回路はサブシステムＣ３５Ｉにも含まれる。

第４図はチャネル番号を与えるもう１つの構成を示す。

このｈ構成は、バス１１に少数のサブシステムが接続さ
れるときに利用できる。ある場合には、記憶された優先
順位から得られたチャネル番号ビットを固定的な値と組
み合わせる必要がないことがある。第４図から分かるよ
うに、バックブレーンからのずらされた優先順位信号は
、例えば８進２進符号化装置のような、優先順位符号化
回路に与えられる。第４図の符号化回路は、テキサス・
インストロメンツ社によって製造される５Ｎ７４１４８
のような典型的な集積回路から構成できる。

符号化回路は受け取られた第１の８ビツト　（即ち、示
されたパターンの１つ）を３ビット符号に変換し、複数
ビットチャネル・レジスタに記憶させる。次に、この３
ビツトチャネル番号符号は、上述したのと同じ回路に与
えられる。識別可能な０のパターンが有る限り、変換が
所要の方法で行なわれる。従って、第２図の回路によっ
て発生されたパターンに於けるように、もし２進１が有
ったとしても、符号化は所要のように逐行されうる。

（動作の説明） 第１図乃至ｆｊＳ３図を参照して、本発明の装置の動作
を説明する。第１図のシステム１０の電源が投入される
と、バスマスター・クリア信号１３８　ＭＣＬＲが２進
１９（１ちオン状態になる。これは各サブシステム内の
回路を０状態へのクリアのように、既知の状態に初期化
する。従って、バス・マスター・クリアイぼ号ＢＳＭＣ
ＬＲの後縁部によって規定されるマスター・クリア期間
の終わν）には、・イス１１はアイドル状態に復帰して
いる。これは総ての優先順位回路網信号か保証された０
状態にクリアされることによって信号される。従って、
マスター・クリア信号の終わりに於いて、回路網１３の
プルア・ンブ抵抗によって与えられる信号は２進１であ
ることが保証され、一方実際の優先順位（ｒ！　”ｊ”
は２進０であることが保、ＩＩＨすれる。

この事を利用して、バス・マスター・クリア信号Ｂ　Ｓ
　Ｍ　ＣＬ　Ｒの否定の後縁部は、バス１１のアイドル
状態の間に、サブシステムＣＳ　Ｓ　（１とＣ３Ｓ１の
チャネル番号レジスタ・フリップフロラ７゛１４−１６
と１６−１６を夫々バス優先順位信号ＢＳＢＵＯＫの異
なる状態でロードするために用いられる。その結果は、
チャネル番号フリップフロップ１４−１６は２進１にス
イッチされ、一方チャネル番号７リツプ７０ンブ１６−
１６は２進０にスイッチされる。

上述のように、単一ビットのチャネル番号値はバス１１
を介して通信するためにサブシステム・チャネル番号の
下位ビットとして用いられる。概して、バス１１の動作
は非同期的であり、各サイクルの同期はサブシステムの
交換する情報によって単独に制御される。バスサイクル
を起動するサブシステムは主装置と呼ばれ、応答するサ
ブシステムは従属装置と呼ばれる。バス１１の使用には
３つの基本的な■ｈ作部分が有る。それらは、優先順位
解決足部分とデータ交換部分と応答部分である。第１の
部分の間に、サブシステム内の優先順位論理回路がバス
１１にアクセスしようとし、それがアクセスを得られる
時を確立する。例えば、中央アクセスｃｓｓｏが記憶装
置からのデータを要求しようとするとき、それはバス要
求をだす。

回路１４−１０がサブシステムＣ３５Ｏがバスへのアク
セスを要求しているサブシステムの内で最も高い優先順
位を有することを確立すれば、その回路はバスサイクル
の始まりを規定するデータ交換信号を発生する。この１
３号は取得フリップ７０ツブをオンにし、サブシステム
ｃｓｓｏはコマンドとアドレスを含む記憶装置要求をバ
ス１１上に送ることを許される。バス１１へ与えられる
ものは、アドレスの他に、その下位ビットの値が信Ｂｃ
ｓＳ　Ｏに灯心するサブシステムｃｓｓｏに対するチャ
ネル番号を含む。従属装置はＡＣＫ、ＮＡＫ又はＷＡＩ
Ｔ信号の手段で要求の受け取りを確認し、バスサイクル
を終了させるために応答する。バス１１がアイドル状態
に復帰するか、又は優先順位網回路がバスをアクセスす
る皿のサブシステムを選択する。

従属装置は要求されたデータを取り出すと、バスサイク
ルを要求する。アクセスを得ると、従属装置はサブシス
テムｃｓｓｏのチャネル番号を与える。第３図の従属装
置応答回路１４−２０は、受け取ったチャネル番号とサ
ブシステムｃｓｓ。

の記憶しているチャネル番号の一致を確認すると、信号
Ｉ　ＴＳＭＥを発生する。これは、サブシステムｃｓｓ
ｏがバス１１から従属装置のデータを受け取ることを可
能にする。

上述のことから、どのようにして本発明の装置が同一の
サブシステムに対して一意のチャネル番号を確実に自動
的に割り当てることかて゛きるかが分かる。第１図のシ
ステムはただ２つの同一の中央サブシステムｃｓｓｏ及
びＣ３Ｓ１のみを有するので、それらを区別するのに単
一のビットのみが必要であった。自動的割り当ては、各
サブシステムのチャネル記憶レジスタへ与えられるべき
バス１１からの予め定められた優先順位回路網信号を選
択することによって行なわれる。サブシステムｃｓｓｏ
とＣ８５Ｉの開の位置的な優先順位の違いは、一意のチ
ャネル番号値を確実に割り当てることを許す。

ｉ４−ピントを越えて割り当てを拡張するために、結果
は第４図に示すように記憶される。この本発明の好適な
実施例を変更し得ることは当業者には明白なことである
。例えば、位置的優先順位回路網を変更することができ
る（例えば、第２図のスロントの群のスロット位置の数
を増減する）。　また、同一のサブシステムの数も増加
できる。同一のサブシステムの位置付けも変更できる。

また、同一のサブシステムはどのような形式のサブシス
テムて゛も良い。

【図面の簡単な説明】

第１図は、本発明の装置を含むシステムのブロック図、 第２図は、第１図の同一の中央サブシステム１４及び１
６のサブシステム・インターフェース部分と、システム
バスのずらされた優先順位回路網をより詳細に示す図、 第３図は、第２図のサブシステム・インターフェース部
分に含まれる池の回路をより詳細に示す図、１４図は、
本発明の技術によるチャネル番号値の割りヰ１でめため
の他のム青＋Ｕを示すｍ−１０・・・テ゛−タ処理装置 １１・・・システムバス １２・・・システム管用ｉ装置 １３・・・終端回路網 １４．１６・・・中央サブシステム ２０．２８・・・記憶サブシステム ３０．３８・・・周辺サブシステム 特許出願人　ハネイウエル・インフォメーション・シス
テムス・インコーホレーテッド （外５る） Ｆ’ｒ’ｉｔ７．４゜

Claims (23)

【特許請求の範囲】
1. （１）装置のバス上の物理的位置に基づく分散された優
   先順位回路網によって規定された優先順位に基づいて、
   複数の装置間で要求を転送するために共通バスに接続さ
   れた多数の同一の装置を有する複数の装置を含むデータ
   処理装置であって、前記各装置は前記物理的位置で規定
   される複数の優先順位信号を受け取るための回路を含み
   、前記多数の同一の装置の各々が、更に、 前記優先順位回路網から、少なくとも前記優先順位信号
   の内の予め定められた１つを受け取るために前記バスに
   接続された第１の入力手段と、前記優先順位回路網が前
   記複数の優先順位信号によって規定されたアイドル状態
   である時間の間隔を示す信号を受け取るために前記バス
   に接続された信号入力手段と、 前記第１と第２の入力手段に接続された記憶手段とを含
   み、該記憶手段が、前記アイドル状態の間に、前記第２
   の入力手段によって条件付けられて前記第１の入力手段
   によって与えられる、前記バスへの転送要求中の前記装
   置の識別を一意に規定する前記優先順位信号の予め定め
   られた１つの状態の表示を記憶することを特徴とする、
   チャネル番号優先順位割り当て装置。
2. （２）特許請求の範囲第１項に記載の装置に於いて、前
   記同一の装置の数が２つであり、前記各同一装置の記憶
   手段が前記回路網からその対応する物理的位置に於いて
   前記優先順位信号の同じ予め定められた１つを受け取る
   ために接続されていることを特徴とする、チャネル番号
   優先順位割り当て装置。
3. （３）特許請求の範囲第２項に記載の装置に於いて、前
   記記憶手段がデータ入力端子とクロック入力端子とを有
   する２状態素子を含み、前記データ入力端子は前記優先
   順位信号の前記同じ予め定められた１つを受け取るため
   に接続され、前記クロック入力端子は前記アイドル状態
   を示す前記バスからの信号を受け取るために接続され、
   前記同一の装置の１つの前記２状態素子は第１の状態に
   スイッチされてより高い優先順位を持つように前記バス
   上で物理的に位置付けられ、前記同一の装置の他のもの
   の前記２状態素子は第２の状態にスイッチされることを
   特徴とする、チャネル番号優先順位割り当て装置。
4. （４）特許請求の範囲第３項に記載の装置に於いて、前
   記第１と第２の状態が２進１と２進０とに夫々対応する
   、チャネル番号優先順位割り当て装置。
5. （５）特許請求の範囲第３項に記載の装置に於いて、前
   記アイドル状態を示す前記信号が前記装置の夫々を前記
   アイドル状態を生ずる初期状態にクリアするように動作
   する、チャネル番号優先順位割り当て装置。
6. （６）特許請求の範囲第１項に記載の装置に於いて、更
   に前記装置を示す前記信号を固定的に予め割り当てられ
   たコードと組み合わせ、各読みだし要求の部分として前
   記バスへ転送するために、前記記憶手段に接続される手
   段を含むことを特徴とするチャネル番号優先順位割り当
   て装置。
7. （７）特許請求の範囲第６項に記載の装置に於いて、前
   記同一の装置の夫々が更に従属応答回路を含み、該従属
   応答回路は、前記装置を識別する第１の信号と前記バス
   上に要求を転送している装置を識別する第２の信号とを
   受け取るために前記記憶手段と前記バスに夫々接続され
   た比較手段を含み、該比較手段は前記第１の信号と第２
   の信号が同一であることを検出すると前記要求がその装
   置に対するものである時を確立する信号を発生すること
   を特徴とする、チャネル番号優先順位割り当て装置。
8. （８）特許請求の範囲第７項に記載の装置に於いて、前
   記記憶手段からの前記第１の信号が前記装置を識別する
   ために固定的な予め割り当てられたコードと組みあわさ
   れることを特徴とする、チャネル番号優先順位割り当て
   装置。
9. （９）特許請求の範囲第１項に記載の装置に於いて、前
   記バス分散優先順位回路網が、前記装置に対してそれら
   の物理的位置の関数として異なる優先順位を割り当てる
   前記バスに沿った異なる点に前記複数の優先順位信号を
   与えるための、複数のずらされた線を含み、前記各点は
   多数のスロットに対応し、前記複数のスロットの予め定
   められた群は通常対応する数の前記同一の装置に割り当
   てられ、最高の優先順位を有する同一の装置のみが前記
   予め定められた群のスロット内の前記点の内の１つに接
   続されることを特徴とする、チャネル番号優先順位割り
   当て装置。
10. （１０）優先順位に基づいて、複数のサブシステム間で
    要求を転送するために共通バスに接続された多数の同一
    のサブシステムを有する複数のサブシステムを含むデー
    タ処理装置であって、前記バスは該バス上のサブシステ
    ムの物理的位置に基づいて優先順位を規定するための分
    散優先順位回路網を含み、複数の前記要求はその要求を
    発したサブシステムを識別する情報を含み、前記複数の
    同一のサブシステムの各々が、 前記バス上の前記各サブシステムの前記物理的位置を識
    別する複数の優先順位信号を受け取るために前記分散優
    先順位回路網に接続された入力手段と、 前記入力手段と前記バスに接続されたチャネル番号記憶
    手段とを含み、該チャネル番号記憶手段が前記バスから
    の信号によって条件付けられて、前記同一のサブシステ
    ムを一意に識別するために、前記バスのアイドル状態の
    間に前記複数の優先順位信号の表示を記憶することを特
    徴とする、チャネル番号優先順位割り当て装置。
11. （１１）特許請求の範囲第１０項に記載の装置に於いて
    、前記入力手段が前記複数の優先順位信号を一意の２進
    コードパターンに変換するための符号化装置を含み、前
    記チャネル番号記憶手段が前記信号によって条件付けら
    れて前記コードパターンの表示を記憶することを特徴と
    する、チャネル番号優先順位割り当て装置。
12. （１２）特許請求の範囲第１１項に記載の装置に於いて
    、前記同一のサブシステムの数が少なくとも２つであり
    、前記同一のサブシステムの各々の前記チャネル番号記
    憶手段が、前記回路網から前記バス上の異なる物理的位
    置に於いて前記複数の優先順位信号を受け取るために接
    続されていることを特徴とする、チャネル番号優先順位
    割り当て装置。
13. （１３）特許請求の範囲第１２項に記載の装置に於いて
    、前記チャネル番号記憶手段がデータ入力端子とクロッ
    ク入力端子を有する少なくとも１つの２状態素子を含み
    、前記データ入力端子は前記複数の優先順位信号を受け
    取るために接続されており、前記クロック入力端子は前
    記アイドル状態を示す前記バスからの信号を受け取るた
    めに接続されており、前記同一のサブシステムの内の１
    つの前記２状態素子は第１の状態にスイッチされて最高
    の優先順位を持つように前記バス上に物理的に位置付け
    され、前記同一のサブシステムの内の他のものの前記２
    状態素子は第２の状態にスイッチされることを特徴とす
    る、チャネル番号優先順位割り当て装置。
14. （１４）特許請求の範囲第１３項に記載の装置に於いて
    、前記第１と第２の状態が２進１と２進０とに夫々対応
    する、チャネル番号優先順位割り当て装置。
15. （１５）特許請求の範囲第１３項に記載の装置に於いて
    、前記アイドル状態を示す前記信号が前記サブシステム
    の夫々を前記バスの前記アイドル状態を生ずる初期状態
    にクリアするように動作する、チャネル番号優先順位割
    り当て装置。
16. （１６）特許請求の範囲第１１項に記載の装置に於いて
    、更に前記サブシステムを示す前記信号を固定的に予め
    割り当てられたコードと組み合わせ、複数の前記各要求
    の部分として前記バスへ転送するために、前記チャネル
    記憶手段に接続される手段を含むことを特徴とするチャ
    ネル番号優先順位割り当て装置。
17. （１７）特許請求の範囲第１６項に記載の装置に於いて
    、前記同一のサブシステムの夫々が更に従属応答回路を
    含み、該従属応答回路は、前記サブシステムを一意に識
    別する第１の信号と前記バス上に要求を転送しているサ
    ブシステムを識別する第２の信号とを受け取るために前
    記チャネル番号記憶手段と前記バスに夫々接続された比
    較手段を含み、該比較手段は前記第１の信号と第２の信
    号が同一であることを検出すると前記要求がそのサブシ
    ステムに対するものである時を確立する信号を発生する
    ことを特徴とする、チャネル番号優先順位割り当て装置
    。
18. （１８）特許請求の範囲第１７項に記載の装置に於いて
    、前記チャネル番号記憶手段からの前記第１の信号が前
    記サブシステムを一意に識別するために固定的な予め割
    り当てられたコードと組みあわされることを特徴とする
    、チャネル番号優先順位割り当て装置。
19. （１９）特許請求の範囲第１１項に記載の装置に於いて
    、前記バス分散優先順位回路網が、前記サブシステムに
    対してそれらの物理的位置の関数として異なる優先順位
    を割り当てる前記バスに沿った異なる点に前記複数の優
    先順位信号を与えるための、複数のずらされた線を含み
    、前記各点は多数のスロットに対応し、前記複数のスロ
    ットの予め定められた群は通常対応する数の前記同一の
    サブシステムに割り当てられ、最高の優先順位を有する
    同一のサブシステムのみが前記予め定められた群のスロ
    ット内の前記点の内の１つに接続されることを特徴とす
    る、チャネル番号優先順位割り当て装置。
20. （２０）特許請求の範囲第１９項に記載の装置に於いて
    、前記同一のサブシステムが中央サブシステムであるこ
    とを特徴とする、チャネル番号優先順位割り当て装置。
21. （２１）特許請求の範囲第２０項に記載の装置に於いて
    、前記中央サブシステムの夫々が複数の中央処理装置を
    含むことを特徴とする、チャネル番号優先順位割り当て
    装置。
22. （２２）優先順位に基づいてサブシステム間で情報を転
    送する為に共通バスに接続された複数のサブシステムに
    含まれる、多数の同一のサブシステムに一意のチャネル
    番号を自動的に割り当てる方法であって、前記バスは前
    記サブシステムがそのバスをアクセスする優先順位を規
    定する分散優先順位回路網を含み、前記方法が、 同一のサブシステムの夫々の中に含まれる入力手段をシ
    ステム内の前記サブシステムの優先順位をその前記バス
    上に於ける物理的位置の関数として識別する多数の優先
    順位信号を受け取るために前記分散優先順位回路網に接
    続し、 チャネル記憶手段を前記入力手段と前記バスに接続し、 前記バスのアイドル状態の間に前記チャネル記憶手段を
    条件付けて、前記同一のサブシステムを一意に識別する
    ためのチャネル番号表示を記憶させ、 前記記憶されたチャネル番号表示を表す信号を、要求し
    たサブシステムの識別に必要な各要求の部分として前記
    バスに転送する、段階から成る、チャネル番号優先順位
    割り当て方法。
23. （２３）特許請求の範囲第２２項に記載の方法に於いて
    、更に前記複数の優先順位信号を一意の２進コードパタ
    ーンに符号化し、該一意の２進コードパターンを前記条
    件付けの段階中に記憶する、段階を含むことを特徴とす
    る、チャネル番号優先順位割り当て方法。