JPS6220194A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS6220194A JPS6220194A JP60159872A JP15987285A JPS6220194A JP S6220194 A JPS6220194 A JP S6220194A JP 60159872 A JP60159872 A JP 60159872A JP 15987285 A JP15987285 A JP 15987285A JP S6220194 A JPS6220194 A JP S6220194A
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- JP
- Japan
- Prior art keywords
- fet
- gate
- drain
- channel transistor
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＮＯＲゲートタイプのデコーダ回路であって、選択・非
選択状態を問わず、常に直流的な電流が流れない回路構
成とすることにより、電力消費の節減を可壱とする。
選択状態を問わず、常に直流的な電流が流れない回路構
成とすることにより、電力消費の節減を可壱とする。
本発明はデコーダ回路に関し、特にスタティックメモリ
に使用されるデコーダ回路に関するものである。
に使用されるデコーダ回路に関するものである。
第３図は従来例に係るスタティックメモリに使用される
ＮＯＲゲートタイプのデコーダ回路の回略図であり、ｌ
はＮチャンネル型ディプリーションＭＯＳトランジスタ
、２はＮチャンネル型エンハンスメントＭＯＳトランジ
スタ、３はデコーダ回路の出力である。またＡ ｏ ＝
Ａ ｎ−１はアドレス信号である。
ＮＯＲゲートタイプのデコーダ回路の回略図であり、ｌ
はＮチャンネル型ディプリーションＭＯＳトランジスタ
、２はＮチャンネル型エンハンスメントＭＯＳトランジ
スタ、３はデコーダ回路の出力である。またＡ ｏ ＝
Ａ ｎ−１はアドレス信号である。
次にこの回路の動作および消費電力について考える。ワ
ード線が選択されるとき、すなわちアドレス信号Ａ Ｏ
”’ Ａ ｎ−１が全て低にベルのときトランジスタ２
が全てオフして、デコーダ出力は高レベルになる。従っ
てこのときは電源ＶＣＣからｖ冒に直流的な定常電流は
流れない。
ード線が選択されるとき、すなわちアドレス信号Ａ Ｏ
”’ Ａ ｎ−１が全て低にベルのときトランジスタ２
が全てオフして、デコーダ出力は高レベルになる。従っ
てこのときは電源ＶＣＣからｖ冒に直流的な定常電流は
流れない。
一方、ワード線が非選択のとき、すなわちアドレス信号
Ａ Ｏ” Ａ ｎ−＋のうち少なくとも１つが高レベル
のときにはトランジスタ２のいずれかがオンするので、
電源ＶＣＣからオンしているトランジスタを介してｖ、
ｓに直流的な定常電流が流れる。
Ａ Ｏ” Ａ ｎ−＋のうち少なくとも１つが高レベル
のときにはトランジスタ２のいずれかがオンするので、
電源ＶＣＣからオンしているトランジスタを介してｖ、
ｓに直流的な定常電流が流れる。
ところでデコーダ回路は、メモリ回路のワード線を選択
するものであるから、選択状態にあるものは唯一つであ
り、それ以外のすべてのデコーダ回路は非選択状態にあ
る。このため非選択のデコーダ回路を介して多量の直流
電流が流れて消費電力が大きくなり、この点で問題とな
っていた。
するものであるから、選択状態にあるものは唯一つであ
り、それ以外のすべてのデコーダ回路は非選択状態にあ
る。このため非選択のデコーダ回路を介して多量の直流
電流が流れて消費電力が大きくなり、この点で問題とな
っていた。
またデコーダ回路の数はメモリの容量に比例して多くな
るので、消費電力は大容量のメモリにおいて特に問題と
なっていた。
るので、消費電力は大容量のメモリにおいて特に問題と
なっていた。
本発明は上記の従来例の問題点に鑑みて創作されたもの
であり１選択、非選択状態のいかんを問わず、直流的な
電力を消費することのないデコーダ回路の提供を目的と
する。
であり１選択、非選択状態のいかんを問わず、直流的な
電力を消費することのないデコーダ回路の提供を目的と
する。
本発明は、ソースが電源に接続されており、アドレス信
号レベルの遷移に同期して発生するアドレスクロック信
号がゲートに入力するときオンしてドレインが電源電圧
に充電される第１導電型の第１のＦＥＴと、ドレインが
第１のＦＥＴのドレインに、ゲートが前記第１のＦＥＴ
のゲートに。
号レベルの遷移に同期して発生するアドレスクロック信
号がゲートに入力するときオンしてドレインが電源電圧
に充電される第１導電型の第１のＦＥＴと、ドレインが
第１のＦＥＴのドレインに、ゲートが前記第１のＦＥＴ
のゲートに。
接続された。前記アドレスクロック信号がゲートに入力
するときオフする前記第１導電型と反対導電型の第２導
電型の第２のＦＥＴと、ソースが電源に、ドレインが前
記第１および第２のＦＥＴのドレインに共通接続された
第１導電型の第３のＦＥＴと、入力が前記第３のＦＥＴ
のドレインに、出力が前記第３のＦＥＴのゲートに接続
された相補型ＦＥＴ構成のインバータ回路と、各ゲート
が異なるアドレス信号を入力とし、各ドレインが前記第
２のＦＥＴのソースに共通接続され、かつ各ソースが接
地されている複数の第２の導電型の第４のＦＥＴとによ
り構成されていることを特徴としている。
するときオフする前記第１導電型と反対導電型の第２導
電型の第２のＦＥＴと、ソースが電源に、ドレインが前
記第１および第２のＦＥＴのドレインに共通接続された
第１導電型の第３のＦＥＴと、入力が前記第３のＦＥＴ
のドレインに、出力が前記第３のＦＥＴのゲートに接続
された相補型ＦＥＴ構成のインバータ回路と、各ゲート
が異なるアドレス信号を入力とし、各ドレインが前記第
２のＦＥＴのソースに共通接続され、かつ各ソースが接
地されている複数の第２の導電型の第４のＦＥＴとによ
り構成されていることを特徴としている。
次に図を参照しながら、本発明の実施例に係るデコーダ
回路について説明する。第１図は本発明の実施例に係る
デコーダ回路の回路図であり。
回路について説明する。第１図は本発明の実施例に係る
デコーダ回路の回路図であり。
４はＰチャンネル型エンハンスメントＭＯＳトランジス
タ（以下Ｐチャンネルトランジスタという、）であり、
ソースがＶＣＣ電源に接続されている。５はＮチャンネ
ル型エンハンスメントＭＯＳトランジスタ（以下Ｎチャ
ンネルトランジスタという、）であり、そのドレインは
Ｐ ｆ−？ンネルトランジスタ４のドレインに接続され
、またそのゲートはＰチャンネルトランジスタ４のゲー
トに接続されている。
タ（以下Ｐチャンネルトランジスタという、）であり、
ソースがＶＣＣ電源に接続されている。５はＮチャンネ
ル型エンハンスメントＭＯＳトランジスタ（以下Ｎチャ
ンネルトランジスタという、）であり、そのドレインは
Ｐ ｆ−？ンネルトランジスタ４のドレインに接続され
、またそのゲートはＰチャンネルトランジスタ４のゲー
トに接続されている。
６はＰチャンネルトランジスタであり、そのソースはＶ
Ｃｅ電源に、そのドレインはトランジスタ４，５のドレ
インに接続されている。８はＰチャンネルトランジスタ
、９はＮチャンネルトランジスタであり、これらはＣＭ
Ｏ３構成のインバータ回路７を構成している。そしてこ
のインバータ回路７の入力はＰチャンネルトランジスタ
６のドレインに、出力はＰチャンネルトランジスタ６の
ゲートに接続されている。すなわちＰチャンネルトラン
ジスタ６とインバータ回路７はラッチ回路を構成してい
る。
Ｃｅ電源に、そのドレインはトランジスタ４，５のドレ
インに接続されている。８はＰチャンネルトランジスタ
、９はＮチャンネルトランジスタであり、これらはＣＭ
Ｏ３構成のインバータ回路７を構成している。そしてこ
のインバータ回路７の入力はＰチャンネルトランジスタ
６のドレインに、出力はＰチャンネルトランジスタ６の
ゲートに接続されている。すなわちＰチャンネルトラン
ジスタ６とインバータ回路７はラッチ回路を構成してい
る。
１０は各ドレインがＮチャンネルトランジスタ５のソー
スに接続され、各ソースが接地された複数のＮチャンネ
ルトランジスタであり、各ゲートにはそれぞれＡ Ｏ”
’ Ａ ｎ−１のアドレス信号が入力される。１１は本
発明の実施例に係るデコーダ回路の出力であり、ＣＰは
アドレス信号レベルの遷移に同期して発生するアドレス
クロック信号である。
スに接続され、各ソースが接地された複数のＮチャンネ
ルトランジスタであり、各ゲートにはそれぞれＡ Ｏ”
’ Ａ ｎ−１のアドレス信号が入力される。１１は本
発明の実施例に係るデコーダ回路の出力であり、ＣＰは
アドレス信号レベルの遷移に同期して発生するアドレス
クロック信号である。
次に本発明の実施例に係るデコーダ回路の動作について
、第２図に示す波形図を参照しながら説明する０図にお
いて第１図と同じ記号は同じものを示しており、Ｂｌ
はＰチャンネルトランジスタ４のドレイン、Ｎチャンネ
ルトランジスタ５のドレイン、Ｐチャンネルトランジス
タ６のドレインを共通接続するメートであり、Ｂ２はＮ
チャンネルトランジスタ５のソース、Ｎチャンネルトラ
ンジスタ１０の各ドレインを共通接続するノード、すな
わちデコーダ回路の出力を示している。
、第２図に示す波形図を参照しながら説明する０図にお
いて第１図と同じ記号は同じものを示しており、Ｂｌ
はＰチャンネルトランジスタ４のドレイン、Ｎチャンネ
ルトランジスタ５のドレイン、Ｐチャンネルトランジス
タ６のドレインを共通接続するメートであり、Ｂ２はＮ
チャンネルトランジスタ５のソース、Ｎチャンネルトラ
ンジスタ１０の各ドレインを共通接続するノード、すな
わちデコーダ回路の出力を示している。
まずアドレス記号Ａ６”Ａｎｌが変化するとその遷移に
同期してアドレスクロック信号ＣＰが発生し、Ｐチャン
ネルトランジスタ４およびＮチャンネルトランジスタ５
のゲートに入力する。これによりＰチャンネルトランジ
スタ４がオン、かつＮチャンネルトランジスタ５がオフ
してノードＢ１は電源電圧ｖｃｃレベルに充電される。
同期してアドレスクロック信号ＣＰが発生し、Ｐチャン
ネルトランジスタ４およびＮチャンネルトランジスタ５
のゲートに入力する。これによりＰチャンネルトランジ
スタ４がオン、かつＮチャンネルトランジスタ５がオフ
してノードＢ１は電源電圧ｖｃｃレベルに充電される。
従ってまたインバータ回路７の出力は■ｃ、レベルにな
り、Ｐチャンネルトランジスタ６がオンするので、ノー
ドＢ】のＶＣＣレベルはラッチをかけられて保持される
。
り、Ｐチャンネルトランジスタ６がオンするので、ノー
ドＢ】のＶＣＣレベルはラッチをかけられて保持される
。
次にアドレスクロック信号ＣＰが所定時間後に低レベル
から高レベルに変化すると、Ｐチャンネルトランジスタ
４がオフ、かつＮチャンネルトランジスタ５がオンして
、ノードＢｌ の状態はノードＢ２に転送される。この
転送時点では、すでにアドレス信号Ａ Ｏ”’ Ａ ｎ
−１はＮチャンネルトランジスタｌＯの各ゲートに入力
している。
から高レベルに変化すると、Ｐチャンネルトランジスタ
４がオフ、かつＮチャンネルトランジスタ５がオンして
、ノードＢｌ の状態はノードＢ２に転送される。この
転送時点では、すでにアドレス信号Ａ Ｏ”’ Ａ ｎ
−１はＮチャンネルトランジスタｌＯの各ゲートに入力
している。
従って、もしＮチャンネルトランジスタ１０の各ゲート
入力がすべて低レベルであれば（選択状ｉ）、Ｎチャン
ネルトランジスタ１ｏの全てがオフしているので、ノー
ドＢ２はＰチャンネルトランジスタ６およびＮチャンネ
ルトランジスタ５を介して急速に充電される。しかし、
Ｎチャンネルトランジスタの全てがオフしているから充
電後は電流は流れない。
入力がすべて低レベルであれば（選択状ｉ）、Ｎチャン
ネルトランジスタ１ｏの全てがオフしているので、ノー
ドＢ２はＰチャンネルトランジスタ６およびＮチャンネ
ルトランジスタ５を介して急速に充電される。しかし、
Ｎチャンネルトランジスタの全てがオフしているから充
電後は電流は流れない。
またもしＮチャンネルトランジスタ１０の各ゲート入力
のうちどれか一つでも高レベルであれば（非選択状態）
、オンしているＮチャンネルトランジスタを介して急速
に放電され、ノードＢ２のレベルはＶＳＳレベルとなる
。従ってノードＢｌ 、すなわちインバータ回路７の入
力も■ｓｓレベルとなるのでその出力は反転してｖｃｃ
レベルになる。これによりＰチャンネルトランジスタ６
がオフするので、ノードＢｌのＶＳＳレベルはラッチを
かけられて保持される。このように放電後は、Ｐチャン
ネルトランジスタ６がオフするので電流は流れない。
のうちどれか一つでも高レベルであれば（非選択状態）
、オンしているＮチャンネルトランジスタを介して急速
に放電され、ノードＢ２のレベルはＶＳＳレベルとなる
。従ってノードＢｌ 、すなわちインバータ回路７の入
力も■ｓｓレベルとなるのでその出力は反転してｖｃｃ
レベルになる。これによりＰチャンネルトランジスタ６
がオフするので、ノードＢｌのＶＳＳレベルはラッチを
かけられて保持される。このように放電後は、Ｐチャン
ネルトランジスタ６がオフするので電流は流れない。
このように実施例に係るデコーダ回路によれば、ＮＯＲ
ゲートタイプでありながら１選択、非選択状態を問わず
、すべてのデコーダ回路において、直流的な電流が一切
流れない、従って消費電力の大幅な節減を図ることがで
きる。
ゲートタイプでありながら１選択、非選択状態を問わず
、すべてのデコーダ回路において、直流的な電流が一切
流れない、従って消費電力の大幅な節減を図ることがで
きる。
なお完全ＣＭＯ３構成によりデコーダ回路に直流的電流
が流れることを防止することも回部であるが、回路が複
雑化し、大きな面積を必要とする点で問題であり、本回
路によれば係る問題点も解消できる。
が流れることを防止することも回部であるが、回路が複
雑化し、大きな面積を必要とする点で問題であり、本回
路によれば係る問題点も解消できる。
以上説明したように、本発明のデコーダ回路によれば簡
単な構成より選択、非選択状態を問わず、−切の直流電
流を流すことがないので消費電力の大幅な節減を図るこ
とができる。また本発明のデコーダ回路を大容量のメモ
リに適用すれば特に効果が大きい。
単な構成より選択、非選択状態を問わず、−切の直流電
流を流すことがないので消費電力の大幅な節減を図るこ
とができる。また本発明のデコーダ回路を大容量のメモ
リに適用すれば特に効果が大きい。
第１図は本発明の実施例に係るデコーダ回路の回路図で
あり、第２図は第１図の回路の動作を説明するための波
形図である。 第３図は従来例に係るデコーダ回路の回路図である。 ４・・・Ｐチャンネルエンハンスメントトランジスタ（
第１のＦＥＴ） ５・・・Ｎチャンネルエンハンスメントトランジスタ（
第２のＦＥＴ） ６・−Ｐチャンネルエンハンスメントトランジスタ（第
３のＦＥＴ） ７・・・ＣＭＯ３構成のインバータ回路１０・・・Ｎチ
ャンネルエンハンスメントトランジスタ（第４のＦＥＴ
） 従来例の回路面 第３図 ＣＬ ＜ｌ： Ｑ ＝ １：］：１く
炒 瞳
あり、第２図は第１図の回路の動作を説明するための波
形図である。 第３図は従来例に係るデコーダ回路の回路図である。 ４・・・Ｐチャンネルエンハンスメントトランジスタ（
第１のＦＥＴ） ５・・・Ｎチャンネルエンハンスメントトランジスタ（
第２のＦＥＴ） ６・−Ｐチャンネルエンハンスメントトランジスタ（第
３のＦＥＴ） ７・・・ＣＭＯ３構成のインバータ回路１０・・・Ｎチ
ャンネルエンハンスメントトランジスタ（第４のＦＥＴ
） 従来例の回路面 第３図 ＣＬ ＜ｌ： Ｑ ＝ １：］：１く
炒 瞳
Claims (1)
- 【特許請求の範囲】 ソースが電源に接続されており、アドレス信号レベルの
遷移に同期して発生するアドレスクロック信号がゲート
に入力するときオンしてドレインが電源電圧に充電され
る第１導電型の第１のＦＥＴ（４）と、 ドレインが第１のＦＥＴのドレインに、ゲートが前記第
１のＦＥＴのゲートに、ソースが選択線に接続された前
記アドレスクロック信号がゲートに入力するときオフす
る前記第１導電型と反対導電型の第２導電型の第２のＦ
ＥＴ（５）と、ソースが電源に、ドレインが前記第１お
よび第２のＦＥＴの接続点に共通接続された第１導電型
の第３のＦＥＴ（６）と、 入力が前記第３のＦＥＴのドレインに、出力が前記第３
のＦＥＴのゲートに接続された相補型ＦＥＴ構成のイン
バータ回路（７）と、 各ゲートが異なるアドレス信号を入力とし、各ドレイン
が前記第２のＦＥＴのソースに共通接続され、また各ソ
ースが接地されている複数の第２導電型の第４のＦＥＴ
（１０）とにより構成されていることを特徴とするデコ
ーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159872A JPS6220194A (ja) | 1985-07-19 | 1985-07-19 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159872A JPS6220194A (ja) | 1985-07-19 | 1985-07-19 | デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220194A true JPS6220194A (ja) | 1987-01-28 |
Family
ID=15703046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159872A Pending JPS6220194A (ja) | 1985-07-19 | 1985-07-19 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220194A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5009651A (en) * | 1988-09-06 | 1991-04-23 | Kao Corporation | Surface material for sanitary articles and its preparing method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135690A (ja) * | 1982-12-27 | 1984-08-03 | Fujitsu Ltd | デコ−ダ回路 |
-
1985
- 1985-07-19 JP JP60159872A patent/JPS6220194A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135690A (ja) * | 1982-12-27 | 1984-08-03 | Fujitsu Ltd | デコ−ダ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5009651A (en) * | 1988-09-06 | 1991-04-23 | Kao Corporation | Surface material for sanitary articles and its preparing method |
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