JPS62203380A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPS62203380A
JPS62203380A JP62001986A JP198687A JPS62203380A JP S62203380 A JPS62203380 A JP S62203380A JP 62001986 A JP62001986 A JP 62001986A JP 198687 A JP198687 A JP 198687A JP S62203380 A JPS62203380 A JP S62203380A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、深いベース部分を有する電気的特性の改溌さ
れた半導体素子およびその製造方法に関する。更に詳し
く言えば本発明は、電気的じょうぶさを向上させるため
に高いドーパント濃度を持った深いベース部分を有する
、ＭＯＳＦＥＴや絶縁ゲート・トランジスタ（ＩＧＴ）
のごとき半導体素子を製造するための方法に関する。
深層ベース部分を存する半導体素子の製造方法は、米国
特許第４４４３９３１号明細書中に記載されている。こ
の特許明細書中に記載された方法に従えば、電力用ＭＯ
３ＦＥＴのドリフト領域中に先ずＰ＋型の深いベース領
域が形成され、次いでベース領域の残部が形成されてい
る。Ｐ＋型の深いベース領域を形成した後の処理工程に
おいては、ウェーハ表面上に酸化物層を生成させること
が要求される。かかる後続の処理工程中において、上記
の酸化物層はベース領域中のドーパントの一部を抽出す
る傾向を示す。その結果、完成した素子におけるベース
領域中のドーパント濃度レベルが低下し、従ってその抵
抗率が増大することになる。
同様な方法によって製造されるＭＯＳＦＥＴおよびＩＧ
Ｔの深いベース部分中のドーパント濃度が高くなれば、
高圧動作時におけるＰＮ接合の突発的な絶縁破壊が低減
することによって素子の電気的じょうぶさが向上する。
ＩＧＴにおいてはまた、深いベース部分中におけるドー
パント濃度が高くなればベース分路抵抗が低下し、それ
によってＩＧＴの寄生的なサイリスク作用が低減する。
素子製造時におけるＰ＋型の深いベース領域中の切期ド
ーパント濃度レベルは、ドーピングによって引起こされ
る表面欠陥の許容密度やシリコンウェーハ中におけるド
ーパントの固溶解限度をはじめとする幾つかの要因によ
って制限される。
Ｐ＋型の深いベース領域の初期形成後、かがる、ベース
領域上に１つ以上の酸化物層が設置された状態で後続の
処理工程が実施される。このような酸化物層はＰ＋型の
深いベース領域がらドーパントを抽出する傾向があるた
め、従来の製造方法によれば、完成して素子の深いベー
ス部分中におけるドーパント濃度レベルは約１０１８個
／ｃｍ３に制限されていた。従来の製造方法におけるも
う１つの問題点は、深いベース部分の最終ドーパント濃
度レベルを厳密に制御できないことである。
発明の目的 本発明の主たる目的は、上記のごとき聞届および欠点を
示さないような、ＭＯＳＦＥＴやＩＧＴのごとき半導体
素子を製造するための新規で改良された方法を提供する
ことにある。
また、電気的じょうぶさを向上した新規で改良された半
導体素子を提供することも本発明の目的の１つである。
更にまた、高いドーパント濃度レベルを持った深いベー
ス領域を有する新規で改良された半導体素子を提供する
ことも本発明の目的の１つである。
更にまた、電気的じょうぶさを向上した半導体素子を装
造するための新規で改良された方法を提供することも本
発明の目的の１つである。
更にまた、高いドーパント濃度レベルを持った深いベー
ス領域を有する半導体素子の製造方法を提供することら
本発明の目的の１つである。
更にまた、完成した素子におけるドーパント濃度を一層
厳密に制御し得るような、深いベース領域を有する半導
体素子の製造方法を提供することも本発明の目的の１つ
である。
更にまた、素子の動作時における寄生的なサイリスタ作
用を防止するためにベース分路抵抗を低下させたＩＧＴ
の製造方法を提供することも本発明の目的の１つである
。
発明の概要 本発明の上記目的は、高いドーパント濃度を持った深い
部分を含むベース領域を有する半導体素子によって達成
される。ドーパント濃度を高くしたことにより素子のベ
ース分路抵抗が低下し、それによって電気的じょうぶさ
の向上が得られる。
本発明によればまた、深いベース領域中におけるドーパ
ント濃度レベルを一層厳密に制御し得る新規な製造方法
が提供される。詳しく述べれば、基板およびその上に配
置された第１導電型（たとえばＮ型）のウェーハ層（た
とえばエピタキシャル層）から成る半導体材料のウェー
ハが用意される。かかるウェーハ層の主面上に第１の絶
縁層が形成され、次いで第１の絶縁層上に耐熱電極層か
形成される。かかる耐熱電極層中に第１の窓を設けた後
、第１の窓および第１の絶縁層を通して第２導電型（た
とえばＰ型）のドーパントを導入することによって上記
のウェーハ層中に所定深さのベース領域が形成される。
次いで、少なくとも第１の窓を覆うようにして第１のマ
スク層が形成される。
第１の窓の側壁よりも内側において、第１の絶縁層を貫
通して上記の主面にまで達する第２の窓が設けられる。
かかる第２の窓を通して第２導電型（たとえばＰ＋型）
のドーパントを導入することによニュ・、上記のウェー
ハ層中に深いベース領域が形成される。製造プロセスの
この段階において深いベース領域を形成すれば、深いベ
ース領域上に絶縁酸化物層が存在する状態で実施される
処理工程の数が減少し、その結果として深いベース領域
からのドーパント抽出が低減することになる。
次いで、第２の窓を通して露出した部分の主面上に第２
のマスク層が形成される。
次に、第１のマスク層の残留部分を除去した後、第１の
窓の側壁と第２のマスク層との間に位置する第３の窓が
設けられる。そのためには、第１の窓の側壁と第２のマ
スク層との間に位置する部分の第１の絶縁層を除去する
ことにより、それらの間に位置する部分の主面を露出さ
せればよい。かかる第３の窓を通して第１導電型のドー
パントを導入することにより、上記ウェーハ層中のベー
ス領域の内部にエミッタ領域が形成される。耐熱電極層
、主面および第２のマスク層のそれぞれの露出部分を覆
うようにして第２の絶縁層が形成される。
次に、第２のマスク層並びに第１の窓の内部に位置する
第２の絶縁層のほとんど全部（ただし第１の窓の側壁上
の部分を除く）を除去することにより、第１の窓の内部
に第４の窓が設けられる。
次いで、第４の窓を通して露出した主面上にメタライズ
電極が設置される。こうして得られた深いベース領域中
における表面ドーパント濃度レベルは約５Ｘ１０１９個
／　Ｃｍ　３以上である。
本発明の上記およびその他の目的並びに本発明の特徴や
利点は、添付の図面を参照しながら以下の詳細な説明を
考察することによって自ら明らかとなろう。なお、添付
の図面中においては、全ての図を通じて同じ要素は同じ
番号で示されている。
更にまた、図面中に示された各種要素の寸法は必ずしも
厳密なものではない。すなわち、かかる寸法は本発明の
詳細な説明するための拡大して示されていることもある
のである。
発明の詳細な説明 第１〜１０図は、ＭＯＳＦＥＴの単一セルの製造時にお
ける様々な工程を示している。第１図に示されるごとく
、好ましくはシリコン半導体材料から成る初期のウェー
ハ１０はＮ＋型基板１２およびその上に配置されたＮ型
層１４（エピタキシャル層またはウェーハ層またはドリ
フト領域）から成っている。Ｎ型層１４はウエーノ翫の
主面１５を含んでいる。好適な実施の態様においては、
基板１２は約１０１９個／　ｃｍ　３のドーパント濃度
レベルが得られるようにアンチモンを添加した市販のシ
リコン材料から構成することができる。Ｎ型層１４は基
板１２上にエピタキシャル成長させた層で構成するのが
通例であって、その厚さはかかる素子の用途に応じて変
化する。なお、Ｎ型層１４は約１０１５個／　ｃｍ　３
のリン濃度を有している。
本発明の好適な実施の態様に従えば、主面１５上には第
１の絶縁酸化物層（たとえば二酸化シリコン層）１６が
形成される。なお、かかる酸化物層１６はウェーハ１０
を酸化ガスと共に加熱された炉内に導入した際に起こる
熱的成長によって形成することが好ましい。酸化物層１
６はまた、その他の方法（たとえば、ウェーハ１０上へ
の蒸着）によって形成することもできる。更にまた、酸
化物層１６の代りにその他の絶縁層を使用することもで
きる。いずれの場合においても、層１６は約１０００オ
ングストロームの厚さに形成される。
次に、ポリシリコンまたはその他の耐熱性利料から成る
（部分的に除去して図示された）ゲート電極層１８が酸
化物層１６上に設置される。これは低圧化学蒸着法（Ｌ
ＰＣＶＤ法）として知られる方法を用いて行うのか適当
である。ゲート′１１Ｉ：Ｘ極層１８は約５０００オン
グストロームの厚さに形成される。
第２図に示されるごとく、好ましくは写真食刻技術の使
用により、ゲート電極層１８中に第１の窓２２が設けら
れる。製造しようとするＭＯ３ＦＥＴセルの形状は窓２
２の形状によって決定されるので、たとえば矩形の窓２
２では矩形のセルが形成されることになる。次いで、好
ましくは熱的成長により約５００オングストロームの厚
さを有する保護酸化物層２０がゲート電極層１８および
酸化物層１６の露出面上に形成される。
次に、第２図に示されるごとく、ホウ素のごときＰ型ド
ーパントが好ましくは高エネルギーイオン注入法により
酸化物層１６を通してウェーハ１０内に注入される。か
かるドーバンＩ・は加熱によって内部に駆動され、それ
によりＰ型ベース領域を構成する第１の領域２４が形成
される。注入の深さは駆動時の温度に依存するが、通例
は主面１５から測定して約１，５〜５ミクロンの範囲内
にある。次いで、第３図に示されるごとく、窒化シリコ
ンＣ５Ｌ３　　Ｎ４）から成る第１のマスク層２６が好
ましくはシラン（Ｓ＝　１１４　）とアンモニア（Ｎ１
１３　）との反応生成物の低圧化学蒸４Ｂによって第２
図のＭＯ９ＦＥＴセル上に設置される。
第４図に示されるごとく、窓２２の側壁間の中央に位置
するようにして第２の窓２８が設けられる。第２の窓２
８は窒化シリコン層２６並びに酸化物層２０および１６
を貫通し、それによって主面１５の一部が露出される。
かかる１］的のために適した方法は、先ず最初に窓２８
の区域内の窒化シリコン層２６をプラズマエツチングに
よって除去し、次いで酸化物層１６および２０の露出部
分に対してフッ化水素酸（ＩＩＦ）を主剤とする溶液に
よるエツチングを施すことである。次に、窓２８の内部
に位置する主面１５の露出部分上にＰ型ドーパント（た
とえば窒化ホウ素）の層が設置される。かかるドーパン
トを加熱によってウェーハ１０内に駆動すれば、Ｐ＋型
の深いベース領域を構成する第２の領域３０が形成され
る。第２の領域３０は、所望の素子定格に応じて、主面
１５から測定して約３〜６ミクロンの範囲内の所定の厚
さを有している。
この製造段階においてＰ＋型の深いベース領域を形成す
ることにより、その上部に位置する酸化物層によるドー
パントの抽出に関連した問題が低減する。更に詳しく述
べれば、従来技術の場合よりも後の製造段階においてＰ
＋型の深いベース領域を形成すると、該領域はその上部
に位置する酸化物層に暴露されることが少なくなり、従
ってドーパントの抽出も少なくなるのである。その結果
、本発明の製造方法においては約５×１０１９個／ａｍ
３を越える最終ドーパント濃度レベルを達成することが
できる。
次に、第５図に示されるごとく、酸化物層から成る第２
のマスク層３２が主面１５上に形成され、それによって
窓２８か完全に満たされる。酸化物層３２の形成は、Ｐ
＋型の深いベース領域３０を形成するための駆動用加熱
工程中における熱的成長によって行うことが好ましい。
以下の説明から明らかなように、酸化物層３２は酸化物
層１６よりも厚くなければならない。
その後、第６図に示されるごとく、たとえばウェーハ１
０を１８０℃に加熱されたリン酸中に浸漬することによ
って窒化シリコン層２６が除去される。この操作は、存
続する酸化物層（すなわち、酸化物層１６．２０および
３２）のいずれにも影響を及ぼさない。
次に、第７図に示されるごとく、酸化物層２０と酸化物
層１６の内のゲート電極層１８によって覆われていない
部分とが酸化物層３２の一部と共に除去される。この操
作は、フッ化水素酸を主剤とする溶液中にウェーハ１０
を所定の時間だけ浸漬することによって行うのが適当で
ある。酸化物層３２の厚さを大きくしたので、かかる浸
漬によって酸化物層３２が完全に除去されることはなく
、その残留部分はエミッタ領域用のドーパントを導入す
る際にマスクとして機能する。最後に述べた除去工程の
結果として第３の窓３４が形成されるか、この窓は窓２
２（第２図）の側壁と窓２２の中央に位置する酸化物層
３２の残留部分との間に存在している。次いで、リンま
たはヒ素のごときＮ型ドーパントが窓３４を通してウェ
ーハ１０内に導入される。これはイオン注入法によって
行うことが好ましい。その結果として形成された第３の
領域３６は、深さの小さい（たとえば、主面１５から測
定して深さ１ミクロンの）Ｎ＋型ソースまたはエミッタ
領域を構成する。それと同時にゲート電極層１８にもド
ーパントが導入される。その結果としてＮ＋型ソース領
域３６およびゲート電極層１８中に得られるドーパント
濃度レベルは約５Ｘ１０１９個／　ｃｍ　３である。な
お、ゲート電極層１８のドーピングはもっと早い製造段
階あるいはゲート電極層の形成時に行ってもよいことは
言うまでもない。
次に、第８図に示されるごとく、ゲート電極層１８の上
面並びに酸化物層１６、ゲート電極層１８、主面１５お
よび酸化物層３２の露出部分を覆って第２の絶縁酸化物
層２１が形成される。これは熱酸化と化学蒸着との組合
せによって行うことが好ましい。
次に、第９図に示されるごとく、写真食刻技術の使用に
よって酸化物層２１および３２を貫通する第４の窓３８
（以後は「コンタクト窓」と呼ぶ）が設けられる。この
操作は、フッ化水素酸を主剤とする溶液中にウェーハ１
０を十分な時間にわたって浸漬することにより行うのが
適当であり、それによりコンタクト窓用マスクから露出
した酸化物層が除去される。コンタクト窓３８は主面１
５にまで達しているので、Ｐ＋型の深いベース領域３０
およびＮ＋型ソース領域３６の一部が主面１５の所で露
出する。なお、第９図に示されるごとく、コンタクト窓
３８は窓２２の側壁上に位置する酸化物層２１の厚さだ
け窓２２より狭くなっている。更にまた、最後に述べた
除去工程によれば、主面１５上に酸化物層２１の一部分
２３が残されることになる。
次に、第１０図に示されるごとく、たとえばアルミニウ
ムまたはアルミニウム合金の蒸着によってソース電極メ
タライズ層４０がウェーハ１０上に設置される。この時
点において、基板１２上にコレクタ電極メタライズ層４
２を設置することも可能であって、それによりＭＯ３Ｆ
ＥＴセル４４の製造が完了することになる。
動作について説明すると、ソース電極メタライズ層４０
およびコレクタ電極メタライズ層４２を適当にバイアス
して、ゲート電極層１８にゲート制御電圧を印加すれば
、第１０図に示されるごとくドリフト領域１４とソース
領域３６との間に位置する主面１５直下のベース領域２
４中にはチャネル領域４６が誘起される。このようにし
て、ＭＯ３ＦＥＴセル４４中を流れる電流はゲート制御
電圧を変化させることによって制御される。
本発明は電力用ＭＯ５ＦＥＴの製造のみに制限されるも
のではなく、本明細書中に開示した方法は深い部分を含
むベース領域を有するその他の半導体素子を製造するた
めにも使用することができる。たとえば、第１１図に５
０として示されたＩＧＴの製造にも使用することができ
る。ＩＧＴ５０は構造の点でＭＯＳＦＥＴ４４　（第１
０図）に類似している。とは言え、ＭＯＳＦＥＴ４４が
Ｎ＋型基板１２上にＮ型層１４を有するウェーハ１０を
含むのに対し、ＩＧＴ５０のウェーハ５１はＰ＋型のコ
レクタ基板５４上にＮ型層５２ををしている。従って、
基板中におけるドーパントの種類の違いを考慮に入れさ
えすれば、ＩＧＴ５０はＭＯＳＦＥＴ４４の場合と実質
的に同じ工程を用いて製造することができる。
本発明の製造方法をＩＧＴに適用した場合、深いベース
領域のドーパント濃度を増加させることは追加の利益を
もたらすことが明らかである。すなわち、動作に際して
、ＩＧＴのベース領域の導電率の増大はベース分路抵抗
を低下させ、それによってＩＧＴセルの寄生サイリスク
作用を抑制するのに役立つ。その結果、かかる素子のラ
ッチアップ電流閾値が上昇することになる。
本明細書中に記載された本発明の方法に従って製造され
た半導体素子においては、製造に際して酸化物層による
ドーパントの抽出が低減する結果として深いベース領域
中のドーパント濃度レベルを一層厳密に制御することが
できる。その」ニ、高電圧動作時におけるＰＮ接合の突
発的な絶縁破壊を低減させることによって素子全体の電
気的じょうぶさが向上することにもなる。
当業者にとっては自明のごとく、本発明方法の好適な実
施の態様に関連して記載されたドーパントの種類を逆転
させることにより、相捕的な素子を製造することもでき
る。すなわち、本発明の方法をＮチャネル形素子の製造
に関連して説明したが、使用するドーパントの種類を逆
転させれば、本発明の方法はＰチャネル形素子を製造す
るためにも等しく適用することができる。
以上、好適な実施の態様に関連して本発明を説明したが
、本発明の精神および範囲から逸脱することなしに数多
くの変更、改変、変形および置換が可能であることは当
業者にとって自明であろう。
それ故、本発明の範囲はもっばら特許請求の範囲によっ
て制限されるものと理解すべきである。
【図面の簡単な説明】
第１〜１０図は本発明の製造方法の様々な工程における
ＭＯＳＦＥＴの単一セルの状態を示す概略断面図、そし
て第１１図は本発明に従って製造されたＩＧＴを示す概
略断面図である。 図中、１０はウェーハ、１２は基板、１４はウェーハ層
、１５は主面、１６は第１の絶縁酸化物層、１８はゲー
ト電極層、２０は保護酸化物層、２２は第１の窓、２４
は第１の領域またはベース領域、２６は第１のマスク層
、２８は第２の窓、３０は第２の領域または深いベース
領域、３２は第２のマスク層、３４は第３の窓、３６は
第３の領域またはソースもしくはエミッタ領域、３８は
第４の窓、４０はソース電極メタライズ層、４２はコレ
クタ電極メタライズ層、４４はＭＯ３ＦＥＴセル、４６
はチャネル領域、５０はＩＧＴ、５１はウェーハ、５２
はウェーハ層、そして５４は基板を表わす。 ＦＩＧ、　５ ＦＩＧ、　６ ＦＩＧ、　７ ＦＩＧ、８ ＦＩＧ、　９ ＦＩＧ、ＩＩ

Claims (1)

  1. 【特許請求の範囲】 １、基板およびその上に配置されかつ第１導電型のドー
    パントを含有するウェーハ層から成る半導体材料のウェ
    ーハに、電気的じょうぶさを向上した半導体素子を製造
    する方法において、 （ａ）前記ウェーハ層の主面上に第１の絶縁層を形成し
    、 （ｂ）前記第１の絶縁層の一部を露出させる第１の窓を
    持った耐熱性材料の電極層を前記第１の絶縁層の露出面
    上に形成し、 （ｃ）前記第１の窓および前記第１の絶縁層を通して第
    ２導電型のドーパントを導入することにより、所定の深
    さを持った第１の領域を前記ウェーハ層中に形成し、 （ｄ）少なくとも前記第１の窓をその側壁を含めて覆う
    ように第１のマスク層を形成し、（ｅ）前記第１の窓の
    側壁間において前記第１のマスク層および前記第１の絶
    縁層を貫通して前記主面を露出させる第２の窓を設け、 （ｆ）前記第２の窓を通して前記第２導電型のドーパン
    トを導入することにより、前記第１の領域よりも大きい
    深さを持った第２の領域を前記ウェーハ層中に形成し、 （ｇ）前記第２の窓内の前記主面上に第２のマスク層を
    形成し、 （ｈ）少なくとも前記第１のマスク層および前記第１の
    絶縁層の一部を除去することにより、前記第１の窓の側
    壁と前記第２のマスク層との間に第３の窓を設けてそれ
    らの間にある前記主面の部分を露出させ、 （ｉ）前記第３の窓を通して前記第１導電型のドーパン
    トを導入することにより、前記第１の領域よりも小さい
    深さを持った第３の領域を前記ウェーハ層中に形成し、 （ｊ）前記主面の露出部分並びに前記電極層、前記第１
    の絶縁層および前記第２のマスク層のそれぞれの露出面
    上に第２の絶縁層を形成し、 （ｋ）前記第２のマスク層並びに前記第１の窓内にある
    前記第２の絶縁層の内の前記第１の窓の側壁上の部分以
    外の部分のほぼ全てを除去することにより、前記第２お
    よび第３の領域の一部を含む前記主面の部分を露出させ
    る第４の窓を形成し、次いで （ｌ）前記第２および第３の領域の露出部分にオーム接
    触すると共に前記第４の窓の外にまで広がるメタライズ
    電極を形成する諸工程を有し、これにより前記第２の領
    域に対して高い表面ドーパント濃度レベルが得られるよ
    うにした半導体素子の製造方法。 ２、前記耐熱性材料の電極層の形成後においてこの電極
    層上に第３の絶縁層が形成され、そして前記第３の窓を
    設ける工程中において前記第３の絶縁層が除去される特
    許請求の範囲第１項記載の半導体素子の製造方法。 ３、前記第１のマスク層が窒化シリコンから成る特許請
    求の範囲第１項記載の半導体素子の製造方法。 ４、前記第２のマスク層を形成する工程が前記ウェーハ
    の半導体材料の熱酸化によって前記第２のマスク層を成
    長させることから成る特許請求の範囲第１項記載の半導
    体素子の製造方法。 ５、前記ウェーハ層中に前記第１の領域を形成する工程
    が前記第２導電型のドーパントをイオン注入して加熱す
    ることから成る特許請求の範囲第１項記載の半導体素子
    の製造方法。 ６、前記第１導電型および第２導電型のドーパントがそ
    れぞれＮ型およびＰ型の物質である特許請求の範囲第５
    項記載の半導体素子の製造方法。 ７、前記第１導電型および第２導電型のドーパントがそ
    れぞれＰ型およびＮ型の物質である特許請求の範囲第５
    項記載の半導体素子の製造方法。 ８、前記ウェーハの半導体材料がシリコンから成る特許
    請求の範囲第６項記載の半導体素子の製造方法。 ９、前記第２のマスク層を形成する工程が前記ウェーハ
    の半導体材料の熱酸化によって前記第２のマスク層を成
    長させることから成る特許請求の範囲第８項記載の半導
    体素子の製造方法。 １０、（ａ）基板およびその上に配置されかつ主面を有
    する第１導電型のドリフト領域を含む半導体材料のウェ
    ーハ、 （ｂ）前記ドリフト領域中に位置してそれとの間にＰＮ
    接合を形成し、かつ少なくとも５×１０＾１＾９個／ｃ
    ｍ＾３のドーパント濃度を持った深い部分を有する第２
    の導電形のベース領域、 （ｃ）前記ベース領域中に位置する前記第１導電型のエ
    ミッタ領域、並びに （ｄ）前記エミッタ領域と前記ドリフト領域との間の前
    記ベース領域中において前記主面直下にチャネル領域を
    誘起するためのゲート電極を備え、前記ドリフト領域、
    前記ベース領域および前記エミッタ領域の各々が前記主
    面の一部を含んでいる、電気的じようぶさを向上した半
    導体素子。 １１、前記エミッタ領域とオーム接触すると共に前記チ
    ャネル領域から離隔した前記主面上の位置において前記
    エミッタ領域と前記ベース領域とを電気的に接続するメ
    タライズ電極が設けられている特許請求の範囲第１０項
    記載の半導体素子。 １２、前記基板が、前記ドリフト領域に隣接しかつ前記
    主面から離隔した前記第２導電型のコレクタ領域を有す
    る特許請求の範囲第１１項記載の半導体素子。 １３、基板およびその上に配置されかつ第１導電型のド
    ーパントを含有するウェーハ層から成る半導体材料のウ
    ェーハを含むと共に、深いベース部分を有する半導体素
    子において、 （ａ）前記ウェーハ層の主面上に第１の絶縁層を形成し
    、 （ｂ）耐熱性材料の電極層を前記第１の絶縁層の露出面
    上に形成し、 （ｃ）前記電極層中に第１の窓を設けて前記第１の絶縁
    層の一部を露出させ、 （ｄ）前記第１の窓および前記第１の絶縁層を通して前
    記ウェーハ層中に第２導電型のドーパントを導入するこ
    とにより、所定の深さを持った第１の領域を前記ウェー
    ハ層中に形成し、 （ｅ）少なくとも前記第１の窓をその側壁を含めて覆う
    ように第１のマスク層を形成し、（ｆ）前記第１の窓の
    側壁の間において前記第１のマスク層および前記第１の
    絶縁層を貫通して前記主面を露出させる第２の窓を設け
    、 （ｇ）前記第２の窓を通して前記第２導電型のドーパン
    トを導入することにより、前記第１の領域よりも大きい
    深さを有しかつ前記深いベース部分を構成する第２の領
    域を前記ウェーハ層中に形成し、 （ｈ）前記第２の窓内の前記主面上に第２のマスク層を
    形成し、 （ｉ）少なくとも前記第１のマスク層および前記第１の
    絶縁層の一部を除去することにより、前記第１の窓の側
    壁と前記第２のマスク層との間に第３の窓を設けて、そ
    れらの間にある前記主面の部分を露出させ、 （ｊ）前記第３の窓を通して前記第１導電型のドーパン
    トを導入することにより、前記第１の領域よりも小さい
    深さを持った第３の領域を前記ウェーハ層中に形成し、 （ｋ）前記主面の露出部分並びに前記電極層、前記第１
    の絶縁層および前記第２のマスク層のそれぞれの露出面
    上に第２の絶縁層を形成し、 （ｊ）前記第２のマスク層並びに前記第１の窓内にある
    前記第２の絶縁層の内の前記第１の窓の側壁上の部分以
    外の部分のほぼ全てを除去することにより、前記第２お
    よび第３の領域の一部を含む前記主面の部分を露出させ
    る第４の窓を形成し、次いで （ｍ）前記第２および第３の領域の露出部分にオーム接
    触すると共に前記第４の窓の外にまで広がるメタライズ
    電極を形成することによって製造された、前記深いベー
    ス部分のドーパント濃度を少なくとも５×１０＾１＾９
    個／ｃｍ＾３とした半導体素子。
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