JPS6220341A

JPS6220341A - 半導体装置

Info

Publication number: JPS6220341A
Application number: JP15815985A
Authority: JP
Inventors: Satoru Isomura; 悟磯村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-07-19
Filing date: 1985-07-19
Publication date: 1987-01-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明は、半導体装置に係り、特に、フリップチップ方
式のフェイスダウンボンディングを採用した半導体装置
におけるプローブテスト技術手段に適用して有効な技術
に関するものである。

〔背景技術〕

フリップチップ方式のフェイスダウンボンディングを採
用した半導体装置は、シリコン配線坊板（以下、マザー
チップという）上にフリップチップ方式のフェイスダウ
ンボンディングににす、′Ｉ４導体チップを多数実装す
る（例えば、特開昭５４−７３５６４号公報）。このた
め、バンプ電極数が、例えば、１００乃至３００個にも
なる。

このようにバンプ電極数が多くなると、バンプ電極と配
線どの接触不良や配線の断線等を試験するプローブテス
トが非常に困難であった。

そこで、例えば、２つのバンプ電極にまたがって半田を
蒸着する（半田ブリッジ）一方、この２つのバンプ電極
に接続された２つの配線をプローブで結び、導通を確認
する方法が考えられる。プローブでのチェック後、半田
をウェッ１〜バックして切り離し、２つのバンプ電極の
非導通を確認することにより、実装状態に戻すことがで
きる。

しかし、半田ブリッジをウエッ１−バックした場合、第
１０図に示すように、半田が片方のバンプに片寄って分
離し易い。このため、バンプ電極（ロ）に残った半田の
高さ及び景に差が生じて、リフロ一時に接触不良を生じ
るという問題があった。

前記問題願意を解決するために、第８図に示すように、
半導体チップを塔載する配線用基板にプローブテスト用
配線（イ）を配設し、半田（ハ）を蒸着させて所定のバ
ンプ配線端子（ロ）を短絡（ショート）し、さらにウェ
ッ１ヘパツクすることにより前記短絡をオープンし、プ
ローブテスｉ−を容易に行なう手段が本出願人によって
開発された（特願昭５９−１．４２３７３号）。

しかしながら、前記手段では、半田（ハ）を蒸着させて
所定のバンプ配線端子（ロ）を短絡（ショー１〜）する
際に、第９図に示すように、メタルマスクのトータルピ
ッチ精度により、半田蒸着ズレが生じて、バンプ配線端
子（電極）（ロ）間の電気的接続が１００％確実でない
ため実用にならないという問題があった。

〔発明の目的〕

本発明の目的は、前記半田蒸着ズレが生じても、電極間
の接続不良を１００％確実に防止することができる技術
を提供することにある。

本発明の他の目的は、蒸着された半田をウェットバック
した場合、バンプ配線端子に残った半田の高さ及び量を
ほぼ均一にすることできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔発明の概要〕

本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、フリップチップ型半導体装置において、半導
体チップを塔載する配線用基板に設けられたバンプ配線
端子の周りに、複数のプローブテスト用導体を配設し、
これらのプローブデス１〜用導体をプローブテスト用配
線パターンで接続したことにより、半田蒸着ズレが生じ
ても、電極間の接触不良を防止することができるように
したものである。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全回において、同一の機
能を有するものは同一の符号を付け、その繰り返しの説
明は省略する。

〔実施例〕

第１図乃至第６図は、本発明の一実施例の半導体装置を
説明するための図であり、第１図は、その要部に半田を
蒸着した状態の平面図、第２図は、第１図のＡ−’Ａ切
断線における断面図、第３図は、第１図のＢ−Ｂ切断線
における断面図、第４図（Ａ）、（Ｂ）は、第３図及び
第２図に示す部分をウェットバックした状態の断面図、
第５図は、フリップチップ型半導体装置の概略全体構成
図、第６図は、本実施例の動作を説明するための要部平
面図である。

第１図乃至第６図において、１はパッケージ基板、２は
配線を施したマザーチップ（配線用基板）、３は半導体
チップ、４．４Ａ、４Ｂは半田バンプ電極、４Ｃは半田
（Ｓｂ／Ｓｎ）　、５Ａ、　５Ｂはマザーチップ２に設
けられている配線のバンプ配線端子であり、例えば、Ｃ
ｒ　／　Ｃｕ　／　Ａ　１１等の半田にぬれやすい導電
体からなっている。６はプローブテスト用導体であり、
第１図に示すように、半導体チップ３を塔載するマザー
チップ２に設けられたバンプ配線端子５Ａ及び５Ｂのそ
れぞれの周りの複数箇所に配設されている。これらのプ
ローブテスト用導体６をプローブテスト用配線パターン
６Ａで電気的に接続されている。前記プローブテスト用
導体６及び配線パターン６Ａは、例えば、Ｃｒ　／　Ｃ
ｕ　／　Ａ　ｕ等の半田にぬれやすい導電体からなって
いる。これらはバンプ配線端子５　Ａ　４５Ｂと同一マ
スクにより形成する。７はマザー−チップ２に設（プら
れたポンディングパッド、８Ａ。

８Ｂはマザーチップ２に設けられた配線、９はリード、
１０はボンディングワイヤ、１１Δ及びｊＩＢは測定器
の端子である。

本実施例のフリップチップ型半導体装置は、第５図に示
すように、１′、ｓ体チップ１をマザーチップ２の上に
フリップチップ方式で堵・載し、ポンディングパッド７
とリード９をボンディングワイヤ１０によって電気的に
接続した半尊体装置であって、前記マザーチップ２に、
第１図乃至第４図に示すように、バンブ配線端子５Ａ及
び５Ｂのそれぞれの周りの複数箇所に、プローブテスト
用導体６を配設し、これらのブローブテスＩ・用心体６
をブローブテス１へ用配線パターン６Ａで電気的に接続
したものである。

次に、本実施例に才９けるプローブテス１へに″つぃて
説明する。

まず、マザーチップ２のＬに、蒸着マスクを用して、第
１図乃至第３図に示すように、半日１４Ｃの蒸着を行な
う。これにより、２つのバンブ配線端子５Ａ、５Ｂの間
を短絡させる。この状態で、第６図に示すように、マザ
ーチップ２のポンディングパッド７Ａ及び７Ｂに測定器
の端子１１Ａ及びＩＩＢを接触してプローブテストを行
なうことにより、２つの配線８Ａ及び８Ｂの導通チェッ
クを同時に行なう。

さらに、ウェットバックを行なうことにより、半田４Ｃ
が丸くなり、第４図（Ａ、）　、　　（Ｂ）に示すよう
に、バンブ配線端子５Ａと５Ｂが物理的電気的に分離さ
れて半田バンブ電極４Ａ及び４Ｂが形成される。この状
態でポンディングパッド７Ａ及び７Ｂに測定器の端子１
１Ａ及びＩＩＢを接触して、２つの半田バンブ電極４Ａ
と４Ｂの間の短絡チックを行なう。前記ウェットバック
を行なったとき、バンブ配線端子５Ａと５Ｂ上に残る半
田バンプの高さ及び量は、゛ＩＬ、田ブリツブリッジた
め均一　どなる。

このように、半導体チップ３を塔載するマザーチップに
設＋′ｊ＋−，れたバンブ配線端子５Ａ及び５１３の周
りの複数箇所に、プローブテスト用導体６を配設し、こ
れらのプロー用心体１−用導体６をブローブテス１へ用
配線パターン６Ａで電気的に接続することにより、半［
（１蒸着のズレが生じても、半田４Ｃはプローブテスト
用導体６及びプローブテスト用配線パターン６Ａのどこ
かで接続されるので。

バンブ配線端子５Ａと５Ｂは１００％確実に電気的に接
続される。

また、ウェブ１−バックを行なったとき、バンブ配線端
子５Ａと５Ｂ上に残る半田バンプの高さ及び量が均一に
なるので、リフロ一時に生じる接触不良が防１１ユでき
る。

また、プローブテス１−を容易に行なうことができ、か
つ、その作業能率を向−１ニさせることができる。

また、プローブテスト用導体６及びプローブテスＩ・用
配線パターン６Ａを用いて接続する半田バンブ電極の組
合せを選択することにより、テスト回数を低減すること
ができる。

−８〜また、第７図に示すように、前記プローブテスト用導体
６及びプローブテスト用配線パターン６Ａの形状及び組
合せを工夫することにより、構成を簡単にすることがで
きる。

なお、前記配線端子５Ａ、５Ｂとプローブテスト用導体
６及びプローブテスト用配線パターン６Ａを同一・金属
で形成することができるので、製造工程は増加しない。

〔効果〕

以上説明したように、本願で開示した新規な技術手段に
よれば１次に述べるような効果髪得ることができる。

（１）フリップチップ型半導体装置において、半導体チ
ップを塔載するマザーチップに設けられた配線端子の周
りの複数箇所に、プローブテスト用導体を配設し、これ
らのプロー用心体ｌ−用導体をプローブテスト用配線パ
ターンで電気的に接続し。

半田蒸着により所定のバンブ配線端子を短絡し、さらに
ウェブ１−バックして前記短絡をオープンすることが可
能な構造にしたことにより、半田蒸着のズレが生じても
、半田はプローブテスト用導体及びプローブデスｌ−用
配線パターンのどこかで接続されるので、バンプ配線端
子（電極）間を確実に電気的に接続することができる。

（２）前記（１）により、ウェットバックを行なったと
き、バンプ配線端子に残る半田バンプの高さ及び量を均
一にすることができるので、リフロ一時に生ずる接触不
良を防止することができる。

（３）前記（１）により、多数のバンブ電極を有するも
のであっても、プローブテストを容易に行うことができ
る。

（４）前記（１）のプローブテスト用導体及びプローブ
テスト用配線パターンを用いて接続する半田バンプ電極
の組合せを選択することにより、テスト回数を低減する
ことができる。

（５）前記（１）のプローブテスト用導体及びプローブ
テスト用配線パターンを工夫することにより、テスト検
出率をさらに向上することができる。

（６）前記（１）乃至（５）により、プローブテストを
正確に行なうことができ、かつその作業能率を向上させ
ることができる。

以上、本発明を実施例にもとずき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はいうまでもない。

例えば、前記プローブテスト用導体の配置及び配線パタ
ーンの形状及び半田バンプ電極の接続組合せは、必要に
応じて種々選択し得ることはいうまでもない。

前記実施例ではマザーチップを配線基板としたが、これ
以外の基板にも本発明を適用できることは勿論である。

【図面の簡単な説明】

第１図乃至第５図は、本発明の一実施例の半導体装置を
説明するための図であり、第１図は、その要部に半田を蒸着した状態の平面図、第２図は、第１図のＡ−Ａ切断線における断面図、第３図は、第２図のＢ−Ｂ切断線における断面した状態
の平面図、第５図は、フリップチップ型半導体装置の概略全体構成
図、第６図は、本実施例の動作を説明するための要部平面図
、第７図は１本発明のプローブテスト用導体及び配線パタ
ーンの他の実施例の構成を示す平面図、第８図乃至第１
０図は、本発明に係る半導体装置プローブテストの問題
点を説明するための図である。図中、１・・・パッケージ基板、２・・・マザーチップ
、３・・・半導体チップ、４，４Ａ、４Ｂ・・・半田バ
ンプ電極、４Ｃ・・・半田、５Ａ、５Ｂ・・・バンプ配
線端子、６・・・プローブテスト用導体、プローブテス
ト用配線パターン、７・・・ポンディングパッド、８Ａ
、８Ｂ・・・配線、９・・・リード、１０・・・ボンデ
ィングワイヤ、１１・・・測定器の端子である。

Claims

【特許請求の範囲】１、フリップチップ型半導体装置において、半導体チッ
プを塔載する配線用基板に設けられたバンプ配線端子の
周りに、複数のプローブテスト用導体を配設し、これら
のプローブテスト用導体を配線パターンで接続したこと
を特徴とする半導体装置。２、前記配線用基板として半導体配線基板を用いたこと
を特徴とする特許請求の範囲第１項記載の半導体装置。３、前記プローブテスト用導体及び配線パタンを、半田
蒸着により所定のバンプ配線端子を短絡し、さらにウェ
ットバックすることにより前記短絡をオープンし、テス
ト回数を低減することが可能な構造にしたことを特徴と
する特許請求の範囲第１項又は第２項記載の半導体装置
。４、前記基板に設けられた配線を用いて、短絡されるバ
ンプ配線端子を選択することにより、テスト回数を低減
することが可能な構造にしたことを特徴とする特許請求
の範囲第１項又は第２項記載の半導体装置。