JPS6220376A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6220376A JPS6220376A JP60158147A JP15814785A JPS6220376A JP S6220376 A JPS6220376 A JP S6220376A JP 60158147 A JP60158147 A JP 60158147A JP 15814785 A JP15814785 A JP 15814785A JP S6220376 A JPS6220376 A JP S6220376A
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- Japan
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- field effect
- effect transistor
- circuit
- integrated circuit
- circuit device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、紫外線で情報の消去ができる不揮発性記憶機能を有
する半導体集積回路装置（以１・、ＥＰＲＯＭという）
に適用して有効な技術に関するものである。
に、紫外線で情報の消去ができる不揮発性記憶機能を有
する半導体集積回路装置（以１・、ＥＰＲＯＭという）
に適用して有効な技術に関するものである。
［背景技術］
ＭＩＳＦＥＴを有する半導体集積回路装置は、人為的な
取扱いにより誘発される急峻で非常に高い過大電圧でそ
の入力段回路を構成するグー１−絶縁膜が破壊される所
謂静電気破壊を生じ易い。このため、過大電圧が入力す
る外部入力端子と入力段回路との間に、静電気破壊防止
回路（保護回路）を設けている。
取扱いにより誘発される急峻で非常に高い過大電圧でそ
の入力段回路を構成するグー１−絶縁膜が破壊される所
謂静電気破壊を生じ易い。このため、過大電圧が入力す
る外部入力端子と入力段回路との間に、静電気破壊防止
回路（保護回路）を設けている。
静電気破壊防止回路は、一般的に、保護抵抗素子と、ゲ
ート電極とソース領域とが接地されたクランプ用ＭＩＳ
ＦＥＴとで構成されている。この静電気破壊防止回路に
よれば、保護抵抗素子とクランプ用ＭＩＳＦＥＴとの時
定数回路で前記過大電圧を緩和し、過大電圧のピーク値
を低下できるので、静電気破壊が防止できる。また、ク
ランプ用ＭＩＳ、ＦＥＴのドレイン領域と基板とのｐｎ
接合部におけるブレークダウンで、前記過大電流が基板
側に流れるので、静電気破壊が防止できる。
ート電極とソース領域とが接地されたクランプ用ＭＩＳ
ＦＥＴとで構成されている。この静電気破壊防止回路に
よれば、保護抵抗素子とクランプ用ＭＩＳＦＥＴとの時
定数回路で前記過大電圧を緩和し、過大電圧のピーク値
を低下できるので、静電気破壊が防止できる。また、ク
ランプ用ＭＩＳ、ＦＥＴのドレイン領域と基板とのｐｎ
接合部におけるブレークダウンで、前記過大電流が基板
側に流れるので、静電気破壊が防止できる。
この種の静電気破壊防止回路の保護抵抗素子及びクラン
プ用ＭＩＳＦＥＴは、内部回路を構成するＭＩＳＦＥＴ
と同一製造工程で形成される。すなわち、静電気破壊防
止回路を構成するための製造工程を低減できるからであ
る。
プ用ＭＩＳＦＥＴは、内部回路を構成するＭＩＳＦＥＴ
と同一製造工程で形成される。すなわち、静電気破壊防
止回路を構成するための製造工程を低減できるからであ
る。
しかしながら、かかる技術における検討の結果、高集積
化でＭＩＳＦＥＴにＬ Ｄ Ｄ （旦ｉｇｈｔｌｙ旦０
ｐｅｄ Ｄｒａｉｎ）構造を採用すると、次の問題点を
生じることが本発明者によって見出された。
化でＭＩＳＦＥＴにＬ Ｄ Ｄ （旦ｉｇｈｔｌｙ旦０
ｐｅｄ Ｄｒａｉｎ）構造を採用すると、次の問題点を
生じることが本発明者によって見出された。
ＬＤＤ構造のＭＩＳＦＥＴは、チャネル形成領域近傍の
ソース領域又はドレイン領域が低い不純物濃度（ＬＤＤ
部）で構成されている。ホットキャリアによる経時的な
しきい値電圧の劣下を抑制するためである。このＬＤＤ
構造が採用されるクランプ用ＭＩＳＦＥＴでは、過大電
流がブレークダウンで基板側に流れた場合に、ＬＩ）Ｄ
構造を有しないものに比べてｐｎ接合部が破壊され易い
。これは、低い不純物濃度であるＬＤＤ部での抵抗値が
高いので、この部分でｐｎ接合部の熱破壊が生じるため
である。また、低い不純物濃度であるＬＤＤ部でのブレ
ークダウン電圧が高くなるので、ｐｎ接合部の電界破壊
が生じるためである。このため、Ｌ Ｄ Ｄ構造のクラ
ンプ用ＭＩＳＦＥＴでは、静電気破壊に対する静電気破
壊防止回路の電気的な信頼性が低下する。
ソース領域又はドレイン領域が低い不純物濃度（ＬＤＤ
部）で構成されている。ホットキャリアによる経時的な
しきい値電圧の劣下を抑制するためである。このＬＤＤ
構造が採用されるクランプ用ＭＩＳＦＥＴでは、過大電
流がブレークダウンで基板側に流れた場合に、ＬＩ）Ｄ
構造を有しないものに比べてｐｎ接合部が破壊され易い
。これは、低い不純物濃度であるＬＤＤ部での抵抗値が
高いので、この部分でｐｎ接合部の熱破壊が生じるため
である。また、低い不純物濃度であるＬＤＤ部でのブレ
ークダウン電圧が高くなるので、ｐｎ接合部の電界破壊
が生じるためである。このため、Ｌ Ｄ Ｄ構造のクラ
ンプ用ＭＩＳＦＥＴでは、静電気破壊に対する静電気破
壊防止回路の電気的な信頼性が低下する。
なお、静電気破壊防止技術については、例えば、特願昭
５７−１６０９９９号に記載されている。
５７−１６０９９９号に記載されている。
＝３−
Ｃ発明の目的］
本発明の目的は、ＥＦＲＯＭにおいて、ホットキャリア
によるしきい値電圧の経時的な変動を抑制して電気的信
頼性を向上し、かつ、入力部又は出力部における静電気
破壊耐圧を向上することが可能な技術を提供することに
ある。
によるしきい値電圧の経時的な変動を抑制して電気的信
頼性を向上し、かつ、入力部又は出力部における静電気
破壊耐圧を向上することが可能な技術を提供することに
ある。
本発明の他の目的は、ＥＰＲＯＭにおいて、製造工程が
増加することなく、前記目的を達成することが可能な技
術を提供することにある。
増加することなく、前記目的を達成することが可能な技
術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要コ
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ｌＥＰＲＯＭにおいて、メモリセルの電界効
果トランジスタのチャネル形成領域近傍のソース領域又
はドレイン領域を、メモリセル以外のＬＤＤ構造の電界
効果トランジスタのＬＤＤ部よりも高い不純物濃度で構
成し、静電気破壊防止回路のクランプ用ＭＩＳＦＥＴを
、前記メモリセルの電界効果トランジスタと同一構造の
電界効果トランジスタで構成する。
果トランジスタのチャネル形成領域近傍のソース領域又
はドレイン領域を、メモリセル以外のＬＤＤ構造の電界
効果トランジスタのＬＤＤ部よりも高い不純物濃度で構
成し、静電気破壊防止回路のクランプ用ＭＩＳＦＥＴを
、前記メモリセルの電界効果トランジスタと同一構造の
電界効果トランジスタで構成する。
これにより、内部回路は、前記ＬＤＤ構造のＭＩＳＦＥ
Ｔでホットキャリアによるしきい値電圧の変動を抑制で
きるので、電気的信頼性を向上でき、かつ、静電気破壊
防止回路のクランプ用ＭＩＳＦＥＴは、過大電流が流れ
る部分の抵抗値を低減して熱破壊を防止でき又ブレーク
ダウン電圧を低くして電界破壊を防止できるので、静電
気破壊耐圧を向上できる。
Ｔでホットキャリアによるしきい値電圧の変動を抑制で
きるので、電気的信頼性を向上でき、かつ、静電気破壊
防止回路のクランプ用ＭＩＳＦＥＴは、過大電流が流れ
る部分の抵抗値を低減して熱破壊を防止でき又ブレーク
ダウン電圧を低くして電界破壊を防止できるので、静電
気破壊耐圧を向上できる。
また、クランプ用ＭＩＳＦＥＴは、メモリセルの電界効
果トランジスタと同一製造工程で形成できるので、静電
気破壊防止回路を形成する製造工程を低減できる。
果トランジスタと同一製造工程で形成できるので、静電
気破壊防止回路を形成する製造工程を低減できる。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
［実施例Ｉコ
本発明の実施例■であるＥＰＲＯＭの入力部を第１図の
等価回路図で示す。
等価回路図で示す。
ＥＰＲＯＭの入力部は、第１図に示すように構成さｈて
いる。すなわち、外部入力端子（ボンディングバラ）−
）ＢＰと内部回路（周辺回路）の入力段回路Ｉとの間に
、静電気破壊防止回路■が設置、′ｊられている。
いる。すなわち、外部入力端子（ボンディングバラ）−
）ＢＰと内部回路（周辺回路）の入力段回路Ｉとの間に
、静電気破壊防止回路■が設置、′ｊられている。
入力段回路Ｉは、■１チャネルＭＩＳＦＥＴＱｎとＰチ
ャネルＭＩＳＦＥＴＱＰとのインバータ回路で構成され
ている。Ｖ ｃ ｃは電源電圧（例えば、回路の動作電
圧５ ［Ｖ］ ）、Ｖｓ ｓは基準電圧（例えば、回路
の接地電圧［０コ）である。ＰｏｕＬは、入力段回路Ｉ
の出力信号端子である。
ャネルＭＩＳＦＥＴＱＰとのインバータ回路で構成され
ている。Ｖ ｃ ｃは電源電圧（例えば、回路の動作電
圧５ ［Ｖ］ ）、Ｖｓ ｓは基準電圧（例えば、回路
の接地電圧［０コ）である。ＰｏｕＬは、入力段回路Ｉ
の出力信号端子である。
静電気破壊防止回路■は、保護抵抗素子Ｒとクランプ用
ＭＩＳＦＥＴＱＣとで構成されている。
ＭＩＳＦＥＴＱＣとで構成されている。
ＭＩＳＦＥＴＱｅは、フローティンググー１−電極とコ
ントロールグー１〜電極どを有する電界効果トランジス
タで構成されている。Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃ
は、ドレイン領域が外部入力端子ＢＰと入力段回路Ｉに
接続され、ソース領域、フローティグゲート電極及びコ
ンＩ−ロールゲート電極が基準電圧■ｓｓに接続されて
いる。二のＭＩＳＦＥＴＱｅは。
ントロールグー１〜電極どを有する電界効果トランジス
タで構成されている。Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃ
は、ドレイン領域が外部入力端子ＢＰと入力段回路Ｉに
接続され、ソース領域、フローティグゲート電極及びコ
ンＩ−ロールゲート電極が基準電圧■ｓｓに接続されて
いる。二のＭＩＳＦＥＴＱｅは。
第１図においては図示していないが、メモリセルの電界
効果トランジスタと同一・の構造で構成されるようにな
っている。
効果トランジスタと同一・の構造で構成されるようにな
っている。
次に、具体的な構成について説明する。
本発明の実施例ＩであるＥＰＲＯＭの入力部を第２図の
平面図で示し、ＥＰＲＯＭの入力部のクランプ用ＭＩＳ
ＦＥＴ、メモリセルの電界効果トランジスタ及び内部回
路のＭＩＳＦＥＴを第３図の要部断面図で示す。なお、
第２図は、本実施例Ｉの構成をわかり易くするために、
各導電層間に設けられるフィールド絶縁膜以外の絶縁膜
は図示しない。
平面図で示し、ＥＰＲＯＭの入力部のクランプ用ＭＩＳ
ＦＥＴ、メモリセルの電界効果トランジスタ及び内部回
路のＭＩＳＦＥＴを第３図の要部断面図で示す。なお、
第２図は、本実施例Ｉの構成をわかり易くするために、
各導電層間に設けられるフィールド絶縁膜以外の絶縁膜
は図示しない。
第２図及び第３同において、１は単結晶シリコンからな
るｐ−型の半導体基板（又はウェル領域）、２はフィー
ルド絶縁膜、３はＰ型のチャネルスｌ−ツバ領域である
。
るｐ−型の半導体基板（又はウェル領域）、２はフィー
ルド絶縁膜、３はＰ型のチャネルスｌ−ツバ領域である
。
静電気破壊防止回路■のクランプ用ＭＩＳＦＥＴ Ｑ
ｅは、第２図及び第３図の左側に示すように構成されで
いる。すなわち、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｃは、
第１のゲート絶縁膜４、ブローティンググー１−電極５
、第２のゲート絶縁膜６、コントロールゲート電極７及
びソース領域又はドレイン領域として使用されるーＩｆ
のｎ４型の半導体領域１０で構成されている。
ｅは、第２図及び第３図の左側に示すように構成されで
いる。すなわち、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｃは、
第１のゲート絶縁膜４、ブローティンググー１−電極５
、第２のゲート絶縁膜６、コントロールゲート電極７及
びソース領域又はドレイン領域として使用されるーＩｆ
のｎ４型の半導体領域１０で構成されている。
メモリセルとなる電界効果トランジスタＱｍは、第３図
の中央部に示すように構成されている。すなわち、電界
効果ｌ−ランジスツタｍは、第１のゲート絶縁膜４、フ
ローティングゲート電極５．第２のゲート絶縁膜６、コ
ントロールグーｌ−電極７及びソース領域又はドレイン
領域として使用される一対のに型のＹ”導体領域１０で
構成されている。
の中央部に示すように構成されている。すなわち、電界
効果ｌ−ランジスツタｍは、第１のゲート絶縁膜４、フ
ローティングゲート電極５．第２のゲート絶縁膜６、コ
ントロールグーｌ−電極７及びソース領域又はドレイン
領域として使用される一対のに型のＹ”導体領域１０で
構成されている。
ＥＰＲＯＭの内部回路を構成するｎチャネルＭＴＳＦＥ
ＴＱｎは、第３図の右側に示すように構成されている。
ＴＱｎは、第３図の右側に示すように構成されている。
すなわち、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎは、グー１
−絶縁膜４、ゲート電極５、チャネル形成領域近傍のソ
ース領域又はドレイン領域として使用するー・対のｎ−
型の半導体領域（Ｌ Ｄ Ｄ部）９及び実質的なソース
領域又はドレイン領域として使用する一対のｎ′型の半
導体領域１０で構成されている。
−絶縁膜４、ゲート電極５、チャネル形成領域近傍のソ
ース領域又はドレイン領域として使用するー・対のｎ−
型の半導体領域（Ｌ Ｄ Ｄ部）９及び実質的なソース
領域又はドレイン領域として使用する一対のｎ′型の半
導体領域１０で構成されている。
このＭＩＳＦＥＴＱｎは、■、ＤＤ構造で構成されてい
る。
る。
このように−ＥＰＲＯＭのＭＩＳＦＥＴＱｎは、チャネ
ル形成領域近傍に低い不純物濃度のｎ−型の半導体領域
９を構成することにより、ドレイン領域近傍における電
界強度を緩和できるので、ホットキャリアの発生を抑制
できる。この結果、ＭＩＳ Ｆ Ｅ Ｔ Ｑ ｎは、し
きい値電圧の経時的な劣化を抑制できるので、電気的信
頼性を向上できる。
ル形成領域近傍に低い不純物濃度のｎ−型の半導体領域
９を構成することにより、ドレイン領域近傍における電
界強度を緩和できるので、ホットキャリアの発生を抑制
できる。この結果、ＭＩＳ Ｆ Ｅ Ｔ Ｑ ｎは、し
きい値電圧の経時的な劣化を抑制できるので、電気的信
頼性を向上できる。
また、電界効果ｌ・ランジツタＱｍは、チャネル形成領
域近傍を前記半導体領域９よりも高い不純物濃度のｎ４
型の半導体領域１０で構成することにより、ドレイン領
域近傍にお番プる電界強度を高めることができるので、
ホットキャリアを発生し易くできる。この結果、電界効
果トランジスタＱｍは、情報となるホットエレクトロン
の発生量が増大するので、情報の書込効率を高めること
ができる。
域近傍を前記半導体領域９よりも高い不純物濃度のｎ４
型の半導体領域１０で構成することにより、ドレイン領
域近傍にお番プる電界強度を高めることができるので、
ホットキャリアを発生し易くできる。この結果、電界効
果トランジスタＱｍは、情報となるホットエレクトロン
の発生量が増大するので、情報の書込効率を高めること
ができる。
そして、静電気破壊防止回路■のＭＩＳＦＥＴＱｃは、
前記電界効果トランジスタＱｍと同一の構造で構成され
ている。すなわち、ＭＩＳＦＥＴＱｃは、チャネル形成
領域近傍のソース領域又はドレイン領域を高い不純物濃
度の半導体領域１０で構成している。このように、Ｍ
Ｉ Ｓ ＦＥＴＱｃを構成することにより、過大電流の
電流経路における抵抗値を低減し、アバランシェブレー
クダウン状態での半導体領域１０の発熱を抑制できる。
前記電界効果トランジスタＱｍと同一の構造で構成され
ている。すなわち、ＭＩＳＦＥＴＱｃは、チャネル形成
領域近傍のソース領域又はドレイン領域を高い不純物濃
度の半導体領域１０で構成している。このように、Ｍ
Ｉ Ｓ ＦＥＴＱｃを構成することにより、過大電流の
電流経路における抵抗値を低減し、アバランシェブレー
クダウン状態での半導体領域１０の発熱を抑制できる。
したがって、半導体領域１０と半導体基板１とのｐｎ接
合部での熱破壊が防止できる。また、アバランシェブレ
ークダウン電圧を低減し、半導体領域１０と半導体基板
１との間に印加される電界を弱めることができるので、
前記ｐｎ接合部での電界破壊を防止できる。この結果、
静電気破壊に対する静電気破壊防止回路■の電気的信頼
性を高ることができる。
合部での熱破壊が防止できる。また、アバランシェブレ
ークダウン電圧を低減し、半導体領域１０と半導体基板
１との間に印加される電界を弱めることができるので、
前記ｐｎ接合部での電界破壊を防止できる。この結果、
静電気破壊に対する静電気破壊防止回路■の電気的信頼
性を高ることができる。
第２図及び第３図において、５Ａは多結晶シリコン膜（
又は半導体領域）からなる保護抵抗素子Ｒである。８は
ゲート電極５，７を覆う絶縁膜であり、主としてゲート
絶縁膜４，６端部の絶縁耐圧を高めるように構成されて
いる。８Ａは不純物導入用マスクであり、ＬＤＤ構造の
Ｍ Ｉ Ｓ ＦＥＴの実質的なソース領域又はドレイン
領域となる半導体領域１０を構成するようになっている
。
又は半導体領域）からなる保護抵抗素子Ｒである。８は
ゲート電極５，７を覆う絶縁膜であり、主としてゲート
絶縁膜４，６端部の絶縁耐圧を高めるように構成されて
いる。８Ａは不純物導入用マスクであり、ＬＤＤ構造の
Ｍ Ｉ Ｓ ＦＥＴの実質的なソース領域又はドレイン
領域となる半導体領域１０を構成するようになっている
。
１１は半導体素子を覆う絶縁膜、１２は接続孔である。
工３はアルミニウム膜等の導電層であり、接続孔１２を
通して所定の半導体領域１０と電気的に接続するように
構成されている。
通して所定の半導体領域１０と電気的に接続するように
構成されている。
次に、本発明の実施例ＩであるＥＰＲＯＭの製造方法を
第４図乃至第６図の各製造工程における要部断面図で示
す。
第４図乃至第６図の各製造工程における要部断面図で示
す。
まず、半導体基板１にフィールド絶縁膜２、チャネルス
トッパ領域３及びゲート絶縁膜４を形成する。
トッパ領域３及びゲート絶縁膜４を形成する。
この後、全面に第１層目の多結晶シリコン膜を形成し、
電界効果トランジスタＱｍ及びＭＩＳＦＥＴＱｃ形成領
域の多結晶シリコン膜に所定のパターンニングを施して
導電層５Ｂを形成する。この導電層５Ｂと同一製造工程
で、ＭＩＳＦＥＴＱｎ形成領域の多結晶シリコン膜にパ
ターンニングを施してゲート電極５を形成する。
電界効果トランジスタＱｍ及びＭＩＳＦＥＴＱｃ形成領
域の多結晶シリコン膜に所定のパターンニングを施して
導電層５Ｂを形成する。この導電層５Ｂと同一製造工程
で、ＭＩＳＦＥＴＱｎ形成領域の多結晶シリコン膜にパ
ターンニングを施してゲート電極５を形成する。
そして、主として、ゲート絶縁膜４端部の絶縁耐圧を高
めるために、熱酸化技術で形成した酸化シリコン膜から
なる絶縁膜８を形成する。
めるために、熱酸化技術で形成した酸化シリコン膜から
なる絶縁膜８を形成する。
この後、第４図に示すように、Ｍ Ｉ Ｓ ＦＥＴＱｎ
形成領域の半導体基板１の主面部に、ＬＤＤ構造のＬＤ
Ｄ部を形成するために、ｎ−型の半導体領域９を形成す
る。半導体領域９は、例えば、１×１０’ ３［ａｔｏ
ｍＳ／ｃｍ’コ程度のリンを、イオン打込み技術でゲー
ト絶縁膜４を通して導入することで形成する。
形成領域の半導体基板１の主面部に、ＬＤＤ構造のＬＤ
Ｄ部を形成するために、ｎ−型の半導体領域９を形成す
る。半導体領域９は、例えば、１×１０’ ３［ａｔｏ
ｍＳ／ｃｍ’コ程度のリンを、イオン打込み技術でゲー
ト絶縁膜４を通して導入することで形成する。
第４図に示す半導体領域９を形成する工程の後に、Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ形成領域のゲート電極５の
両側部に不純物導入用マスク８Ａを形成する。
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ形成領域のゲート電極５の
両側部に不純物導入用マスク８Ａを形成する。
この後、電界効果トランジスタＱｍ及びＭＩＳＦ Ｅ
Ｔ Ｑ ｃ形成領域の導電層５Ｂを覆うようにゲート絶
縁膜６を形成し、この領域に第２層目の多結晶シリコン
膜を形成する。そして、第２層目の多結晶シリコン膜及
び前記導電層５Ｂにパターンニングを施し、フローティ
ングゲート電極５及びコントロールゲート電極７を形成
する。
Ｔ Ｑ ｃ形成領域の導電層５Ｂを覆うようにゲート絶
縁膜６を形成し、この領域に第２層目の多結晶シリコン
膜を形成する。そして、第２層目の多結晶シリコン膜及
び前記導電層５Ｂにパターンニングを施し、フローティ
ングゲート電極５及びコントロールゲート電極７を形成
する。
そして、第５図に示すように、主として、ゲートＭ縁膜
４，６端部における絶縁耐圧を高めるために、熱酸化技
術で形成した酸化シリコンからなる絶縁膜８を形成する
。
４，６端部における絶縁耐圧を高めるために、熱酸化技
術で形成した酸化シリコンからなる絶縁膜８を形成する
。
第５図に示す絶縁膜８を形成する工程の後に、主として
、フィールド絶縁膜２、ゲート電極５゜７及び不純物導
入用マスク８Ａをマスクとして用い、ソース領域又はド
レイン領域を形成するｎ型の不純物を全面に導入する。
、フィールド絶縁膜２、ゲート電極５゜７及び不純物導
入用マスク８Ａをマスクとして用い、ソース領域又はド
レイン領域を形成するｎ型の不純物を全面に導入する。
このｎ型の不純物を導入する工程で、第６図に示すよう
に、ｄ型の半導体領域１０が形成され、Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｃ 、電界効果トランジスタＱｍ及びＭ
ＩＳＦＥＴＱｎが形成される。半導体領域１０は、例え
ば、１×１０” ［ａｔｏｍｓ／ａｍ２］程度のヒ素
を、イオン打込み技術で絶縁膜８を通して導入すること
で形成する。
に、ｄ型の半導体領域１０が形成され、Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｃ 、電界効果トランジスタＱｍ及びＭ
ＩＳＦＥＴＱｎが形成される。半導体領域１０は、例え
ば、１×１０” ［ａｔｏｍｓ／ａｍ２］程度のヒ素
を、イオン打込み技術で絶縁膜８を通して導入すること
で形成する。
このように、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎをメモリ
セルとなる電界効果トランジスタＱｍと同一製造工程で
形成したので、静電気破壊防止回ＭＴＮの製造■二程を
低減できる。また、静電気破壊防止回路Ｈの保護抵抗素
子Ｒは、第１層１１又は第２層目の多結晶シリコン膜を
形成する工程或は半導体領域１０を形成する工程と同一
製造ゴニ程で形成されるように（ｉ、っている。
セルとなる電界効果トランジスタＱｍと同一製造工程で
形成したので、静電気破壊防止回ＭＴＮの製造■二程を
低減できる。また、静電気破壊防止回路Ｈの保護抵抗素
子Ｒは、第１層１１又は第２層目の多結晶シリコン膜を
形成する工程或は半導体領域１０を形成する工程と同一
製造ゴニ程で形成されるように（ｉ、っている。
第６図に示す半導体領域１０を形成する上程の後に、絶
縁膜１１．接続孔Ｊ２及び導電層１３を形成することに
より、本実施例ＩのＥＰＲＯＭは完成する。
縁膜１１．接続孔Ｊ２及び導電層１３を形成することに
より、本実施例ＩのＥＰＲＯＭは完成する。
なお、本発明は、ゲート電極５，７として、高融点金属
膜、高融点金属シリサイド膜又はポリザイド膜を使用し
てもよい。
膜、高融点金属シリサイド膜又はポリザイド膜を使用し
てもよい。
［実施例■］
本実施例■は、内部回路のＭＴＳＦＥＴと同様に、クラ
ンプ用ＭＩＳＦＥＴ及びメモリセルの電界効果トランジ
スタをＬ Ｄ Ｄ構造とした本発明の信実流側である。
ンプ用ＭＩＳＦＥＴ及びメモリセルの電界効果トランジ
スタをＬ Ｄ Ｄ構造とした本発明の信実流側である。
本発明の実施例■であるＥＰＲＯＭの入力部のクランプ
用ＭＩＳＦＥＴ、メモリセルの電界効果トランジスタ及
び内部回路のＭＩＳＦＥＴを第７図の要部断面図で示す
。
用ＭＩＳＦＥＴ、メモリセルの電界効果トランジスタ及
び内部回路のＭＩＳＦＥＴを第７図の要部断面図で示す
。
本実施例■のＭＩＳＦＥＴＱｅ及び電界効果トランジス
タＱｍは、チャネル形成領域のソース領域又はドレイン
領域が低い不純物濃度のｎ型の半導体領域１４（１，Ｄ
部部）で構成されている。半導体領域１４は、内部回路
のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの半導体領域９に比
べて高い不純物濃度で、例えば、Ｉ ＸＩＯ” ［ａ
ｔｏｍｓ／ｃｍ” ］程度のヒ素を、イオン打込み技術
でグー１−絶縁膜４を通して導入することで構成されて
いる。
タＱｍは、チャネル形成領域のソース領域又はドレイン
領域が低い不純物濃度のｎ型の半導体領域１４（１，Ｄ
部部）で構成されている。半導体領域１４は、内部回路
のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの半導体領域９に比
べて高い不純物濃度で、例えば、Ｉ ＸＩＯ” ［ａ
ｔｏｍｓ／ｃｍ” ］程度のヒ素を、イオン打込み技術
でグー１−絶縁膜４を通して導入することで構成されて
いる。
このように、Ｌｌ）Ｄ構造の電界効果トランジスタＱｍ
のＬ Ｄ ＩＤ部を、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
の半導体領域９よりも高い不純物濃度の半導体領域１４
で構成することにより、前記実施例■と略同様の効果を
得ることができる。
のＬ Ｄ ＩＤ部を、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
の半導体領域９よりも高い不純物濃度の半導体領域１４
で構成することにより、前記実施例■と略同様の効果を
得ることができる。
そして、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃを前記Ｌ Ｄ
Ｄ構造の電界効果トランジスタＱｍと同一構造で構成
することにより、前記実施例Ｉと略同様の効果を得るこ
とができる。
Ｄ構造の電界効果トランジスタＱｍと同一構造で構成
することにより、前記実施例Ｉと略同様の効果を得るこ
とができる。
さらに ＭＩＳＦＥＴＱｃ及び電界効果トランジスタＱ
ｍは、Ｌ Ｄ Ｄ構造で構成されているので、短チヤネ
ル効果等を抑制できる。
ｍは、Ｌ Ｄ Ｄ構造で構成されているので、短チヤネ
ル効果等を抑制できる。
次に本発明の実施例■であるＥＰＲＯＭの製造方法を第
８図乃至１０図の各製造工程における要部断面図で示す
。
８図乃至１０図の各製造工程における要部断面図で示す
。
まず、ＭＩＳＦＥＴＱｃ及び電界効果トランジスタＱｍ
形成領域に、ゲーＩ−絶縁膜４，６．フローティングゲ
ート電極５及びコントロールゲート電極７を形成する。
形成領域に、ゲーＩ−絶縁膜４，６．フローティングゲ
ート電極５及びコントロールゲート電極７を形成する。
このゲート電極６及びコン１−ロールゲーＩ−電極７を
形成する工程と同一・製造工程で、ＭＩＳＦＥＴＱｎ形
成領域に、グーｌ−絶縁膜６及びゲート電極７を形成す
る。
形成する工程と同一・製造工程で、ＭＩＳＦＥＴＱｎ形
成領域に、グーｌ−絶縁膜６及びゲート電極７を形成す
る。
この後、前記実施例Ｉと同様に、絶縁膜８を形成する。
そして、ＬＤＤ構造のＭＩＳＦＥＴＱｃ及び電界効果１
〜ランジスタＱｍを形成するために、第８図に示すよう
に、Ｌ Ｄ Ｄ部となるｎ型の半導体領域１４を形成す
る。
〜ランジスタＱｍを形成するために、第８図に示すよう
に、Ｌ Ｄ Ｄ部となるｎ型の半導体領域１４を形成す
る。
第８図に示す′４（導体領域１４を形成する工程の後に
、Ｌ Ｄ Ｄ構造のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎを
形成するために、第９図に示すように、ＬＤＤ部となる
ｎ−型の半導体領域９を形成する。
、Ｌ Ｄ Ｄ構造のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎを
形成するために、第９図に示すように、ＬＤＤ部となる
ｎ−型の半導体領域９を形成する。
第９図に示す半導体領域９を形成する工程の後に、ＭＩ
ＳＦＥＴＱｃ、電界効果トランジスタＱｍ及びＭＩＳＦ
ＥＴＱｎの実質的なソース領域又はドレイン領域を形成
するために、第１０図に示すように、に型の半導体領域
１ｏを形成する。こわらの半導体領域１４，９．１０は
、イオン打込み技術で不純物を導入することで形成でき
る。
ＳＦＥＴＱｃ、電界効果トランジスタＱｍ及びＭＩＳＦ
ＥＴＱｎの実質的なソース領域又はドレイン領域を形成
するために、第１０図に示すように、に型の半導体領域
１ｏを形成する。こわらの半導体領域１４，９．１０は
、イオン打込み技術で不純物を導入することで形成でき
る。
半導体領域１０を形成する工程で、ＭＩＳＦＥＴＱｃ、
電界効果トランジスタＱｍ及びＭＩ ５ＦＥＴＱｎが形
成される。
電界効果トランジスタＱｍ及びＭＩ ５ＦＥＴＱｎが形
成される。
前記第１０図に示す半導体領域ＩＱを工程の後に、絶縁
膜１１、接続孔１２及び導電層１３を形成することによ
り、本実施例■のＥＰＲＯＭは完成する。
膜１１、接続孔１２及び導電層１３を形成することによ
り、本実施例■のＥＰＲＯＭは完成する。
［効果］
以上説明したように、本願において、開示された新規な
技術によれば、以下に述べる効果を得ることができる。
技術によれば、以下に述べる効果を得ることができる。
（１）ＥＰＲＯＭにおいて、ＬＤＤ構造の電界効果トラ
ンジスタのＬＤＤ部よりも高い不純物濃度でメモリセル
の電界効果トランジスタを構成し、静電気破壊防止回路
のクランプ用ＭＩＳＦＥＴを、前記メモリセルの電界効
果トランジスタと同一構造の電界効果トランジスタで構
成することにより、内部回路は、前記ＬＤＤ構造のＭ
Ｉ Ｓ ＦＥＴでホットキャリアによるしきい値電圧の
変動を抑制できるので、電気的信頼性を向上できる。
ンジスタのＬＤＤ部よりも高い不純物濃度でメモリセル
の電界効果トランジスタを構成し、静電気破壊防止回路
のクランプ用ＭＩＳＦＥＴを、前記メモリセルの電界効
果トランジスタと同一構造の電界効果トランジスタで構
成することにより、内部回路は、前記ＬＤＤ構造のＭ
Ｉ Ｓ ＦＥＴでホットキャリアによるしきい値電圧の
変動を抑制できるので、電気的信頼性を向上できる。
（２）前記（１）により、静電気破壊防止回路のクラン
プ用ＭＩＳＦＥＴは、過大電流が流れる部分の抵抗値を
低減して熱破壊を防止でき又ブレークダウン電圧を低く
して電界破壊を防止できるので、静電気破壊耐圧を向上
できる。
プ用ＭＩＳＦＥＴは、過大電流が流れる部分の抵抗値を
低減して熱破壊を防止でき又ブレークダウン電圧を低く
して電界破壊を防止できるので、静電気破壊耐圧を向上
できる。
（３）前記（１）及び（２）により、電気的信頼性を向
上し、かつ、静電気破壊耐圧を向上できる。
上し、かつ、静電気破壊耐圧を向上できる。
（４）前記（１）により、クランプ用ＭＩＳＦＥＴは、
メモリセルの電界効果トランジスタと同一の製造工程で
形成できるので、静電気破壊防止回路を形成する製造工
程を低減できる。
メモリセルの電界効果トランジスタと同一の製造工程で
形成できるので、静電気破壊防止回路を形成する製造工
程を低減できる。
以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、本発明は、ＥＦＲＯＭの出力段に適用してもよ
い。具体的には、外部出力端子にドレイン領域が接続さ
れる出力段回路のＭ Ｉ Ｓ ＦＥＴを。
い。具体的には、外部出力端子にドレイン領域が接続さ
れる出力段回路のＭ Ｉ Ｓ ＦＥＴを。
メモリセルの電界効果トランジスタと同一構造で構成す
る。
る。
また、前記実施例は、ＬＤＤ構造のＭＩＳＦＥＴを有す
る半導体集積回路装置に本発明を適用したが１本発明は
、高い不純物濃度の半導体領域と低い不純物濃度の半導
体領域とで構成される２重ドレイン構成のＭＩＳＦＥＴ
を有する半導体集積回路装置に適用してもよい。
る半導体集積回路装置に本発明を適用したが１本発明は
、高い不純物濃度の半導体領域と低い不純物濃度の半導
体領域とで構成される２重ドレイン構成のＭＩＳＦＥＴ
を有する半導体集積回路装置に適用してもよい。
第１図は、本発明の実施例■であるＥＰＲＯＭの入力部
の等価回路図、 第２Ｗｉは、本発明の実施例ＩであるＥＰＲＯＭの入力
部の平面図、 第３図は１本発明の実施例■のＥＰＲＯＭの要部断面図
、 第４図乃至第６図は、本発明の実施例■であるＥＦＲＯ
Ｍの各製造工程における要部断面図、第７図は、本発明
の実施例■のＥＰＲＯＭの要部断面図、 第８図乃至第１０図は、本発明の実施例■であるＥＰＲ
ＯＭの各製造工程における要部断面図である。 図中、ＢＰ・・・外部入力端子、■・・・入力段回路、
■・・・静電気破壊防止回路、Ｑｎ、Ｑｐ・・・ＭＩ
５ＦＥＴ、ＱＣ・・・クランプ用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ、 Ｑｍ−電界効果トランジスタ、Ｒ，５Ａ・・・保
護抵抗素子、ｌ・・・半導体基板、４，６・・・ゲート
絶縁膜、５，７・・・ゲート電極、９，１０．１４・・
・半導体領域である。 第 １ Ｖｓｓ
の等価回路図、 第２Ｗｉは、本発明の実施例ＩであるＥＰＲＯＭの入力
部の平面図、 第３図は１本発明の実施例■のＥＰＲＯＭの要部断面図
、 第４図乃至第６図は、本発明の実施例■であるＥＦＲＯ
Ｍの各製造工程における要部断面図、第７図は、本発明
の実施例■のＥＰＲＯＭの要部断面図、 第８図乃至第１０図は、本発明の実施例■であるＥＰＲ
ＯＭの各製造工程における要部断面図である。 図中、ＢＰ・・・外部入力端子、■・・・入力段回路、
■・・・静電気破壊防止回路、Ｑｎ、Ｑｐ・・・ＭＩ
５ＦＥＴ、ＱＣ・・・クランプ用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ、 Ｑｍ−電界効果トランジスタ、Ｒ，５Ａ・・・保
護抵抗素子、ｌ・・・半導体基板、４，６・・・ゲート
絶縁膜、５，７・・・ゲート電極、９，１０．１４・・
・半導体領域である。 第 １ Ｖｓｓ
Claims (1)
- 【特許請求の範囲】 １、電界効果トランジスタをメモリセルとする紫外線で
情報の消去ができる不揮発性記憶機能を有する半導体集
積回路装置であって、前記メモリセルの第１の電界効果
トランジスタのチャネル形成領域近傍のソース領域又は
ドレイン領域が、メモリセル以外の第２の電界効果トラ
ンジスタのものよりも高い不純物濃度で構成され、外部
端子とドレイン領域が接続される第３の電界効果トラン
ジスタが、前記第１の電界効果トランジスタと同一の構
造で構成されてなることを特徴とする半導体集積回路装
置。 ２、前記第３の電界効果トランジスタは、外部端子と入
力段又は出力段回路との間に設けられる静電気防止回路
を構成してなることを特徴とする特許請求の範囲第１項
に記載の半導体集積回路装置。 ３、前記第２の電界効果トランジスタは、ＬＤＤ構造で
構成されてなることを特徴とする特許請求の範囲第１項
に記載の半導体集積回路装置。 ４、前記第１及び第３の電界効果トランジスタは、ＬＤ
Ｄ構造で構成されてなることを特徴とする特許請求の範
囲第１項に記載の半導体集積回路装置。 ５、前記第１及び第３の電界効果トランジスタは、ＬＤ
Ｄ構造で構成されていないことを特徴とする特許請求の
範囲第１項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15814785A JPH0763075B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15814785A JPH0763075B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220376A true JPS6220376A (ja) | 1987-01-28 |
| JPH0763075B2 JPH0763075B2 (ja) | 1995-07-05 |
Family
ID=15665283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15814785A Expired - Fee Related JPH0763075B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763075B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169470A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
| US5021853A (en) * | 1990-04-27 | 1991-06-04 | Digital Equipment Corporation | N-channel clamp for ESD protection in self-aligned silicided CMOS process |
| US5248892A (en) * | 1989-03-13 | 1993-09-28 | U.S. Philips Corporation | Semiconductor device provided with a protection circuit |
| KR100301538B1 (ko) * | 1994-08-31 | 2001-11-30 | 사와무라 시코 | 반도체장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS59169180A (ja) * | 1983-03-16 | 1984-09-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-07-19 JP JP15814785A patent/JPH0763075B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS59169180A (ja) * | 1983-03-16 | 1984-09-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (4)
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|---|---|---|---|---|
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| US5248892A (en) * | 1989-03-13 | 1993-09-28 | U.S. Philips Corporation | Semiconductor device provided with a protection circuit |
| US5021853A (en) * | 1990-04-27 | 1991-06-04 | Digital Equipment Corporation | N-channel clamp for ESD protection in self-aligned silicided CMOS process |
| KR100301538B1 (ko) * | 1994-08-31 | 2001-11-30 | 사와무라 시코 | 반도체장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0763075B2 (ja) | 1995-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |