JPS6220414A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路に係り、特に高精度で微小ステップの
遅延量の得られる遅延回路に関する。

〔従　来　の　技　術〕

従来から微小ステップ、高精度、長時間範囲の遅延回路
が求められ種々の遅延回路が提案されていた。例えばＩ
　ｎｓ以下の微小ディレィを得るには同軸線路の伝搬時
間差を利用した第４図に示す如き遅延回路が知られてい
る。■は可変遅延装置で入出カライン２，２′間に挿入
されて、所定の伝搬時間となる様に選択された同軸線路
１ａ、ｌｂ。

ｌｃ、ｌｄ、ｌｅはそれぞれ所定の長さに選択され、入
力ライン２と同軸線路並に出力ライン２′と同軸線路間
に配設した第１及び第２のスイッチＳＷ＋、ＳＷ２を実
線図示の位置から破線図示の各位置に切換えることで同
軸線路長△ｌを伝わる電波の伝送速度■は同軸線路長△
ｌに応じた△Ｔ−−・へ１−の遅延を生ずる。

■ 又長時間範囲の遅延回路としては発振回路の高周波クロ
ック数を所定トリガ位置からりセット位置迄カウントし
て、カウント時間内を遅延量としたものも提案されてい
る。

〔発明が解決しようとする問題点〕

上記従来の構成によると前記した同軸線路を用いたもの
では精度を高めるためには同軸線路の長さを正確に定め
て切りそろえなくてはならず、その調整に長い時間と労
力を必要とし、長時間範囲の遅延量を得るには路線長が
長くなりすぎ、波形も歪む等の弊害があった。更に後者
の場合は外部からのトリガによって発振回路のクロック
数をカウントさせるためには外部機器との同期が必要で
あり、微小な遅延時間を得るのは難しい欠点があった。

〔問題点を解決するための手段〕

本発明は叙上の欠点に鑑みなされたものであり。

その目的とするところは微小ステップ、高精度。

長時間範囲の遅延回路を得んとするものでその手段は１
つのトリガ入力に同期して発振を開始する第１の発振手
段と、該第１の発振手段の発振出力を計数する第１のカ
ウンタ手段と、該第１のカウンタ手段の所定カウント終
了時に発生する１つのトリガに同期して発振を開始する
第２の発振手段と、該第２の発振手段の発振出力を計数
し、上記第１のカウンタ手段とは異なる値を計数する第
２のカウンタ手段と、上記第１及び第２のカウンタ手段
の各々計数制御することで上記第１及び第２の発振手段
の周期の差の整数倍の遅延時間を得る様にしてなること
を特徴とする遅延回路によって達成される。

〔作　　用〕

本発明に於ては１発振周波数が若干異なる二つの発振手
段と夫々の出力パルス数を計数するカウンタ手段とを有
し、上記二つの発振手段の発振及びカウンタ手段のカウ
ンタを制御する制御用計算により上記発振周波数差をス
テップとする遅延回路を与える様にしたものである。

〔実　施　例〕

以下１本発明の一実施例を第１図乃至第３図に詳記する
。

第１図は本発明の遅延回路の原理的系統図、第２図は第
１図のタイミングを示す波形図、第３図は本発明の遅延
回路の実際の回路図である。

第１図に於て、３は入力端子でその一端はオアゲート回
路４の一方の入力にＡで示す信号が加えられ、該オアゲ
ート回路の出力Ｂは第１のカウンタ回路５と遅延素子６
に加えられる。

上記遅延素子６は必ずしも集中定数である必要はなく、
適宜な遅延素子を選択することが出来る。

遅延素子６の出力は第１のアンドゲート回路７の一方の
入力に加えられ、この第１のアンドゲート回路７の他方
の入力には第１のゲート端子８がらゲート用信号が加え
られる。第１のアンドゲート回路７の出力は前記したオ
アゲート回路４の他方の入力に帰還され、上記オアゲー
ト回路４．遅延素子６．アンドゲート回路７によって第
１のリング発振器を構成し３例えば周期Ｔ１のパルスを
発振する。第１のカウンタ回路５の出力は前記した第１
のリング発振器と同じ様にオアゲート回路４ａと遅延素
子６ａ、およびアンドゲート回路７ａとで構成された第
２のリング発振器を構成した発振手段に入力され、第１
の発振周波数とは異なる周期Ｔ２で発振させる。尚＋８
ａは第２のゲート端子である。第２のリング発振器の出
力りは第２のカウンタ回路５ａに加えられ、該第２０カ
ウンタ回路の出力Ｆは出力端子９に出力される。

上記第１及び第２のカウンタ回路５，５ａは制御用計算
機１０によってそれぞれのカウンタがｍ。

ｎになる様に制御されている。

上記構成に於ける動作を第２図に示すタイミング波形を
用いて説明する。

入力端子３に第２図のＡで示す１つのトリガパルスが加
えられると、このタイミングと同期して第１のゲート端
子８と第２のゲート端子８ａには第２図のＧＡＴＥＩ、
ＧＡＴＥ２で示す様に第１のカウンタ回路５ではｍ迄カ
ウントする期間のゲート信号が“オン”され、第２のカ
ウンタ回路５ａでは第１のカウンタ回路のカウント数と
異なるｎまでカウントする期間のゲート信号が“オン”
される。

第１のオアゲート回路４の一方に人力したトリガパルス
Ａは遅延素子６−アンドゲート回路７−オアゲート回路
４の他方の入力の経路で第２図に示す様にＢのパルスを
出力する。部ち１周期Ｔ１で第１のアンドゲート回路７
のゲート期間に第１のカウンタ回路５がｍＴ２迄を計数
すると第１０カウンタ回路５は第２図のＣで示すパルス
を出力する。このＣで示すパルスは第２のリング発振器
を構成するオアゲート回路４ａに入力されるため第１図
のリング発振器と同様にオアゲート回路４ａ−遅延素子
６ａ−アンドゲート回路７ａ−オアゲート回路４ａの径
路を循環し周期Ｔ２で第２図り図示のパルスを出力しカ
ウント数ｎ迄を第２のカウンタ回路５ａが計数すること
で第２図のＥパルスを出力する。

この様に第１及び第２のカウンタ回路５，５ａでカウン
トしたｍ＋ｎの出力が第２図Ｅの様に出力される。尚第
２図Ｂ、Ｄで示されるＴ　Ｃ＋　。

Ｔｅ３はリング発振器やカウンタ回路等で生ずる固定遅
延分を示す。

この様に第１のカウンタ回路５は第１のリング発振器の
出力パルス数を計数し１指定数ｍとなったところでパル
ス１個が出力され、それ以降はＧＡＴＥ　Ｌが零となっ
て発振が停止され、第２のリング発振器と第２のカウン
タ回路５ａも同じ様な動作をする。今、第１及び第２の
カウンタ回路５．５ａに対する指定カウント数を夫々ｍ
、ｎとすると入力トリガパルスＡに対する出力パルスＡ
に対する出力パルスＥの遅延時間ＴｏはＴｏ＝ｍＴ１＋
ｎＴ２＋ＴＣ・・・・・・（１）となる。ここでＴｃ＝
Ｔ（＋　＋Ｔ（２とする。

上記＋１）式を変形すると Ｔｏ＝ＴＣ＋ＣＴ＋＋ｎ　（Ｔ２−Ｔｌ）・・・・・・
（２） 但し、　　Ｃ＝ｍ＋ｎ＝ｃｏｎｓｔ となり（１）、　ｆ２）式は等しい。

ここでＴ　（＋ＣＴ　＋　＝ＴＤ　。

△Ｔ＝Ｔ２−ＴＩ〉０ とすれば（２）式は Ｔ□＝Ｔｏｏ＋ｎ・△Ｔ・・・・・・（３）となる。従
ってｍ　＋　ｎ　＝　Ｃとしなからｎを変化させる。即
ち第１図のカウンタ回路５がｍ迄を１（面づつ減少させ
る様に制御用計算器１０で計数制御する際に第２のカウ
ンタ回路５ａがｎ迄を１個づつ増加させる様に制御用計
算機１０で計数制御してｍ＋ｎの和が常にＣとなる様に
コントロールする。かくすれば二つのリング発振器の周
期ＴＩＴ２の差△Ｔ−Ｔ２　　Ｔｌをステップとする遅
延回路が得られる。即ち、今Ｔ　＋　＝　５　ｎｓ、　
Ｔ　２　＝５．ｉｎｓとすればＴ　２　　Ｔ　＋　＝　
５．１　５．０　＝０．１ｎｓ　＝へＴの微小ディレィ
ステップが得られる。

上記した条件ではｍ＋ｎ＝ｃでｎを変化させた時ｎ＝ｃ
になれば計数不能となるので、この段階でＣを変化させ
てやればよい。即ち、ｍ＋ｎ＝Ｃで例えばＣ＝１０であ
るとすればｎを１０迄変化させることでｍ＋ｎ＝ｃの条
件は満足出来なくなる。

そこで上記ＣをＣ＝１１として同じ様にｎを１から１１
まで変化させる様にすれば△Ｔ　＝　７２−　Ｔ　＋の
微小差の遅延量が得られる。又遅延量を長くするために
Ｃを大きくすると固定遅延分子ｃが増加するが、ごの時
ｌ・△Ｔ−Ｔ１とすれば、この問題は解決出来る。例え
ば Ｔｏ−Ｔｃ＋　（ｌ＋１）Ｔ＋　＋ｋＴｉ＋ｎ△Ｔ但し
、ｎ＝１．２．　　・　・　・、ｌｍ＝１＜＋ｊｌ！＋
１−ｎ ｋ＝ｏ、　　１．　２．　　・・・ Ｔｃ　＋　（７！＋　１）　Ｔ＋　＝Ｔｏ　。

とすればよい。

又、第１及び第２のカウンタ回路５，５ａの出力にカウ
ント時の時間的バラツキが生ずるがこのバラツキを補償
するための回路を第３図について説明する。尚第３図で
第１図と同一部分は同一符号を付して重複説明を省略す
る。第３図に於て第１のカウンタ回路５の出力端には第
１のフリップフロップ回路１１が更に第２のカウンタ回
路５ａの出力端には第２のフリップフロップ回路が接続
され、該第１及び第２のフリップフロップ回路１１、ｌ
ｌａの出力端は第３及び第４のアンドゲート回路１２．
１２ａの一方の入力に接続され。

該第３及び第４のアンドゲート回路１２，１２３の他方
の入力には第１及び第２のリング発振器。

即ち第１及び第２のオアゲート回路４，４ａの出力端が
接続されている。文筆３及び第４のアンドゲート回路１
２．１２ａの出力は第１及び第２と第３及び第４のフリ
ップフロップ回路１１゜１１ａ、１３．１３ａ並にカウ
ンタ回路５，５ａにリセット信号Ｒとして与えられる。

第３及び第４のフリップフロップ回路１３．１３ａの出
力端は第１及び第２のアンドゲート回路７，７ａの一方
の入力に接続され、第３及び第４のフリップフロップ回
路１３．１３ａは第４のアンドゲート回路１２ａの出力
でセットＳされる。

上記構成で第１のフリップフロップ回路１１は第１のカ
ウンタ回路がｍ−１個を計数するときにセットＳされて
ｍ−１で第３のアンドゲート回路１１に“１”を出力す
る。一方第３のアンドゲート回路１２の他方の一方の入
力には第１のリング発振器の出力が与えられている。こ
のため第３のアンドゲート回路では第１の発振手段が第
ｍ番目のパルスを出力するとただちにパルスが出力され
るために第１のカウンタ回路５のカウンタ時の時間的な
バラツキを吸収出来る。第２のカウンタ回路５ａの出力
も第２のフリップフロップ回路１１ａに入力されてｎ−
１番目のカウント時にセットされて第４のアンドゲート
回路１２ａの一方の入力に加わり、第２のリング発振器
の出力が他方の入力に与えられるため第４のアンドゲー
ト回路１２ａは第２の発振手段がｎ番目のパルスを出力
するとただちにパルスを出方する。第３及び第４のアン
ドゲート回路１２．１２ａでｍ、ｎ番目迄がカウントさ
れると第１及び第２のカウント回路５，５ａ、第１〜第
４のフリップフロップ回路１３．１３ａ、１１．ｌｌａ
がリセットされ、第３及び第４のフリップフロップ回路
１３，１３３は第４のアンドゲート回路１２ａの出力で
セットされ、３への次のパルスの入力に備える。

〔発明の効果〕

本発明は上記した様に構成し２作動させたので微小ディ
レィを得る場合に二つの発振手段の発振周期を微小異な
らせるだけで二つの発振器の周期の差を分解能とする微
小ステップ、高精度の遅延回路が得られる。又長時間範
囲のディレィを得る場合も固定遅延分の増加を補償し得
る。本発明によれば発振器の発振周波数を極めて微小な
周期で安定に作る必要がないので発振器も作り易く調整
もＴＩＴ２を定めるだけでよいので極めて簡単である特
徴を有する。

【図面の簡単な説明】

第１図は本発明の遅延回路の原理を説明するための系統
図。 第２図は第１図の波形説明図。 第３図は本発明の遅延回路のカウンタのバラツキを補償
するための回路図。 第４図は従来の遅延回路の一実施例を示す回路図である
。 １・・・可変遅延装置。 １ａ〜１ｅ・・・同軸線路。 ２・・・入力ライン。 ２′　・・・出力ライン。 ３・・・入力端子。 ４．４ａ・・・第１及び第２オアゲート回路。 ５．５ａ・・・第１及び第２のカウンタ回路。 ６．６ａ・・・遅延素子。 ７．７ａ・・・第１及び第２のアンドゲート回路。 ８．８ａ・・・ゲート端子。 ９・・・出力端子。 １０・・・制御用計算機。 １１、ｌｌａ、１３．１３ａ ・・・第１〜第４のフリップフロップ回路。 １２．１２ａ・・・アンドゲート回路。 本発Ｅ１斤遁庖回ｙぐり剋理系＾Ｌ図 第１図

Claims (3)

【特許請求の範囲】
1. （１）１つのトリガ入力に同期して発振を開始する第１
   の発振手段と、 該第１の発振手段の発振出力を計数する第１のカウンタ
   手段と、 該第１のカウンタ手段の所定カウント終了時に発生する
   １つのトリガに同期して発振を開始する第２の発振手段
   と、 該第２の発振手段の発振出力を計数し、上記第１のカウ
   ンタ手段とは異なる値を計数する第２のカウンタ手段と
   、 上記第１及び第２のカウンタ手段の各々計数制御するこ
   とで上記第１及び第２の発振手段の周期の差の整数倍の
   遅延時間を得る様にしてなることを特徴とする遅延回路
   。
2. （２）前記第１及び第２の発振手段はオアゲート回路の
   一方の入力に１つのトリガパルスを与えることで、 該オアゲート回路の出力に接続された遅延素子を通じて
   アンドゲート回路の一方の入力に加えられ、上記オアゲ
   ート回路の他方の入力に帰還され、上記アンドゲート回
   路の他方の入力にゲート信号が与えられてなるリング発
   振器であることを特徴とする特許請求の範囲第１項記載
   の遅延回路。
3. （３）前記第１及び第２のカウント手段の所定カウント
   より１つ前の値をセットするフリップフロップ手段と、
   前記第１及び第２の発振手段の出力を一方のアンドゲー
   ト手段に加えると共に上記フリップフロップ手段の出力
   を他方のアンドゲート手段に加えて上記第１及び第２の
   カウンタ手段の計数のバラツキを除去する様にしてなる
   ことを特徴とする特許請求の範囲第１項記載の遅延回路
   。