JPS6220422A - Ｅｃｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＥＣＬ回路のＯＲ，ＮＯＲの出力の中点を基準電位とし
て用いるものである。

〔産業上の利用分野〕

本発明はＥＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　
Ｌｏｇｉｃ　）回路に関するもので、さらに詳しく言え
ば高集積化を可能にし、消費電力を節減し、かつ、バイ
アス回路形成の自由度を増すことを可能にするＥＣＬ回
路に関するものである。

〔従来の技術〕

すべてのトランジスタを非飽和領域で動作させることに
より、蓄積時間による遅れをなくし、高速の論理を行う
ことが可能なＥＣＬ回路が知られている。

第３図は従来のＥＣＬ回路の回路図であって、図中のＱ
ｌ　、、、、Ｑｕはトランジスタ、３１は入力端子、３
２はＯＲ出力端子、３３はＮＯＲ出力端子、３４はパイ
アス回路を示す。ＥＣＬ回路は少なくとも一対のトラン
ジスタにｈ　、Ｃ２をもち、それぞれのコレクタＣ】　
＋　Ｃ２側に抵抗Ｒ＋　、Ｒ２をもち、エミッタ側は抵
抗Ｒ３を経て電源（■ｌ：／：）に接続され、片方のト
ランジスタＱ１のベースには基準電位（Ｖｒｅｆ）を入
れ、他方のトランジスタＱ２のベースには入力信号を入
れる。この人力（ＩＮ）が基準電位よりも大であると、
トランジスタＱ２がＯＮＬ、Ｃ２はローレベルに、Ｃ１
はハイレベルになり、入力（ＩＮ）が基準電位よりも小
であると、トランジスタＱ１はＯＮＬ、Ｃ１はローレベ
ルになり、トランジスタＱ２はＯＦＦになり０２レベル
は電源電位（Ｖ　ｃｃ）まで上げられる。

このように、ＯＮしたトランジスタのコレクタは電圧降
下によりローレベルになり、ＯＦＦになったトランジス
タのコレクタは電源レベルまで上がる。

ここで、Ｃｚ　＋　Ｃ２をエミッタフォロワー（ｅｍｉ
ｔ−ｔｅｒ　ｆｏｌｌｏｗｅｒ）に接続し、エミッタの
出力として外部駆動をなすときの駆動能力を増大する。

そして、Ｃ１の論理はＯＲ出力と同じであり、Ｃ２の論
理はＮＯＲ出力と同じである。ここでＯＲとＮＯＲにつ
いて説明すると、入力ＩＮ１　とＩＮ２があり、これを
並列につなぐと、ＯＲ論理はＯＲ出力端子にまたＮＯＲ
論理はＮＯＲ出力端子に出る。

〔発明が解決しようとする問題点〕

ＥＣＬ回路１つで１つのゲートを作り、このゲートの配
列から構成されるゲートアレイにおいて、従来４つのゲ
ートに対して１つのバイアス回路が必要であり、また、
バイアス回路はゲートの面積の１％の面積を占める。従
来は第３図に示した如く、１つのＥＣＬ回路についてバ
イアス回路を１つ別途に作っていた。ゲートアレイは１
個の半導体チップに形成されるが、従来のＥＣＬ回路で
は、上記した如くバイアス回路の占有する面積が大で高
集積化の妨げとなり、またバイアス回路の消費電力が大
にある問題がある。

本発明はこのような点に鑑みて創作されたもので、高集
積化（チップサイズの縮小）と消費電力の節減を可能に
するＥＣＬ回路を提供することを目的とする。

ｃ問題点を解決するための手段〕 第１図は本発明にがかるＥＣＬ回路の回路図である。

第１図の回路は少なくとも一対のトランジスタ（Ｃ１＋
　Ｃ２）が共通に接続され、各トランジスタのエミッタ
側は抵抗（Ｒ３）を介してエミッタ電源（■ＥＥ）に接
続され、各トランジスタのコレクタ（Ｃ１＋　Ｃ２）は
それぞれ抵抗（Ｒ１１Ｒ２）を介してコレクタ電源（Ｖ
ＣＣ）に接続され、両方のトランジスタ（Ｑｌ　＋　Ｃ
２）のコレクタレベルは出力になり、出力間を２つの抵
抗（Ｒ４１Ｒｓ　）を介して結び、これらの抵抗（Ｒ，
４＋　Ｒｓ　）の接続点を自らの基準電位（Ｖｒｅｆ）
として一方のトランジスタ（Ｑ１）のベースに接続する
。

〔作用〕

上記の回路においては、それぞれのトランジスタＱｉ　
＋　Ｃ２の出力を、抵抗Ｒ４＋　Ｒ５を介して結ぶこと
により中間レベルが得られるが、それをトランジスタＱ
１のベースに入力する構成であるので、従来例のバイア
ス回路が不要になるものである。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明実施例の回路図で、１１は第１人力（Ｉ
Ｎ１）端子、１２は第２人力（ＩＮ２）端子、１３はＯ
Ｒ出力端子、１４はＮＯＲ出力端子、Ｑｌ　、　Ｃ２。

Ｑ　３＋　Ｑ　ｕ　、Ｑ　ｓはトランジスタで、トラン
ジスタＱ１　＋　Ｃ２１Ｑ　３はＥＣＬ回路を構成する
トランジスタ、トランジスタＱ、、Ｑ５はエミッタフォ
ロワーである。Ｒ１１Ｒ２とはトランジスタＱ１とＣ２
のコレクタＣ１＋　Ｃ２側にそれぞれ接続された抵抗、
Ｒ３はトランジスタＱ１とＣ２のエミッタに接続された
抵抗、Ｒ４とＲ５とはＯＲ出力端子１３とＮＯＲ出力端
子１４の間に直列に接続された抵抗である。

従来のＥＣＬ回路と同様に、図示の回路においても、ト
ランジスタＱ１がＯＮするとコレクタＣ２側がローレベ
ルになる。また、ＯＲ出力、ＮＯＲ出カモ従来例の場合
と同様である。従来例と異なる点は、バイアス回路をな
くし、それに代えて、トランジスタＱ１＋　Ｑ２の出力
を抵抗ＲＬＩ　＋　Ｒ５を介して結び、抵抗Ｒａ　、Ｒ
５によって分割される中間レベルを得て、それを基準電
位（Ｖｒｅｆ）としてトランジスタＱ１のベース側に供
給することであり、かくすることによって、従来例にお
いてバイアス回路が占有していた面積と消費電力を節減
することが可能になる。

第１図の回路においては、他のゲートへ基準電位を供給
する端子１５を設け、抵抗Ｒａ　＋　Ｒｓを適宜接続す
ることにより、例えば１つの半導体チップにおいて要求
される基準電位を得るための抵抗Ｒｕ　、Ｒ５を都合の
よいところに配置すれば、ゲートアレイ設計の自由度が
増大する効果がある。

第１図の実施例はエミッタフォロワーが存在する回路で
あるが、本発明の原理はエミッタフォロワーのない場合
にも適用可能であり、その実施例は第２図の回路図に示
される。第２図において第１図に示した部分と同じ部分
は同一符号を付して表示するが、第２図の実施例の機能
は第１図を参照して上述したところと同様である。

〔発明の効果〕

以上性べてきたように、本発明によれば、従来例のバイ
アス回路をなくすことにより、高集積化が実現され、消
費電力が節減され、がっ、ゲートアレイ設計の自由度が
増大する効果がある。

【図面の簡単な説明】

第１図と第２図はそれぞれ本発明実施例の回路図、 第３図は従来例のＥＣＬ回路の回路図である。 第１図と第２図において、 １１は第１入力端子、 １２は第２入力端子、 １３はＯＲ出力端子、 １４はＮＯＲ出力端子、 １５は基準電位端子である。 木を明史堀＃′１回話図 第１図 、２［朗喫んμｍ１回斧ヱ 第２図

Claims (2)

【特許請求の範囲】
1. （１）少なくとも一対のエミッタが共通接続されたトラ
   ンジスタ（Ｑ＿１、Ｑ＿２）からなるＥＣＬ回路におい
   て、 エミッタは電流源（Ｒ＿３）を介して一方の電源（Ｖ＿
   Ｅ＿Ｅ）に接続され、 コレクタ（Ｃ＿１、Ｃ＿２）はそれぞれ抵抗（Ｒ＿１、
   Ｒ＿２）を介して他方の電源（Ｖ＿Ｃ＿Ｃ）に接続され
   、このコレクタレベルがＯＲ出力またはＮＯＲ出力とな
   り、 前記出力間は抵抗（Ｒ＿４、Ｒ＿５）を介して結ばれ、
   これら抵抗（Ｒ＿４、Ｒ＿５）の接続点を基準電位（Ｖ
   ｒｅｆ）としてトランジスタ（Ｑ＿１）のベースに接続
   したことを特徴とするＥＣＬ回路。
2. （２）前記基準電位（Ｖｒｅｆ）は端子（１５）を介し
   て他のゲートへ接続されることを特徴とする特許請求の
   範囲第１項記載のＥＣＬ回路。