JPH04154216A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04154216A JPH04154216A JP2278273A JP27827390A JPH04154216A JP H04154216 A JPH04154216 A JP H04154216A JP 2278273 A JP2278273 A JP 2278273A JP 27827390 A JP27827390 A JP 27827390A JP H04154216 A JPH04154216 A JP H04154216A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output circuit
- impedance
- output
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果型トランジスタと抵抗素子を含む出力
回路に関する。
回路に関する。
従来の出力回路は第３図に示すように電源と出力端子の
間に１つ以上の電界効果型トランジスタ（第１のトラン
ジスタ群）を接続し、もう１つの電源と出力端子の間に
１つ以上の電界効果型トランジスタ（第２のトランジス
タ群）を接続している。出力端子Ｖ。＋Ｊ７にはいずれ
か一方の電源電圧が出力されるように、第１のトランジ
スタ群と第２のトランジスタ群に信号Ｖ ｘｗ＋ ｐ
Ｖ ！Ｎ□が入力される。
間に１つ以上の電界効果型トランジスタ（第１のトラン
ジスタ群）を接続し、もう１つの電源と出力端子の間に
１つ以上の電界効果型トランジスタ（第２のトランジス
タ群）を接続している。出力端子Ｖ。＋Ｊ７にはいずれ
か一方の電源電圧が出力されるように、第１のトランジ
スタ群と第２のトランジスタ群に信号Ｖ ｘｗ＋ ｐ
Ｖ ！Ｎ□が入力される。
最も一般的な従来例として第４図に示す出力回路がある
。Ｑ５はエンハンスメント型ＰＣｈトランジスタであり
、Ｑ６はエンハンスメン）型Ｎｃｈトランジスタである
。入力信号ｖｆＮはハイレベルにするとＱ５はオフし、
Ｑ６はオンするので出力端子に四−レベルが検出される
。入力信号Ｖ、）ｌをローレベルにするとＱ５はオンし
、Ｑ６はオフするので出力端子にハイレベルが検出され
る。
。Ｑ５はエンハンスメント型ＰＣｈトランジスタであり
、Ｑ６はエンハンスメン）型Ｎｃｈトランジスタである
。入力信号ｖｆＮはハイレベルにするとＱ５はオフし、
Ｑ６はオンするので出力端子に四−レベルが検出される
。入力信号Ｖ、）ｌをローレベルにするとＱ５はオンし
、Ｑ６はオフするので出力端子にハイレベルが検出され
る。
この従来の出力回路ではそのインピーダンスの大きさは
２つの電界効果型トランジスタ群の特性に支配される。
２つの電界効果型トランジスタ群の特性に支配される。
したがって出力回路におけるインピーダンスは前記トラ
ンジスタ群を構成する各トランジスタのしきい値電ＥＥ
Ｖ ？ｉｔのばらつき、トランジスタ駆動能力の電源
電圧依存性、温度依存性により大きく変動する。よって
外部回路とのインピーダンス整合をとることは非常に困
難となっている。インピーダンス整合がとれないと出力
回路からの出力パルスが外部回路で反射され、結果的に
この圧力パルスは出力回路と外部回路で多重反射されて
乱れた波形になってしまう。そして、これにより形成さ
れた出力パルスは外部回路の誤動作を誘発する。したが
って従来の出力回路はトランジスタの製造範囲、動作範
囲において想定していた出力波形を提供できないという
問題点があった。
ンジスタ群を構成する各トランジスタのしきい値電ＥＥ
Ｖ ？ｉｔのばらつき、トランジスタ駆動能力の電源
電圧依存性、温度依存性により大きく変動する。よって
外部回路とのインピーダンス整合をとることは非常に困
難となっている。インピーダンス整合がとれないと出力
回路からの出力パルスが外部回路で反射され、結果的に
この圧力パルスは出力回路と外部回路で多重反射されて
乱れた波形になってしまう。そして、これにより形成さ
れた出力パルスは外部回路の誤動作を誘発する。したが
って従来の出力回路はトランジスタの製造範囲、動作範
囲において想定していた出力波形を提供できないという
問題点があった。
本発明の出力回路は電源と出力端子の間に１つ以上の抵
抗素子と１つ以上の電界効果型トランジスタを接続し、
もう１つの電源と出力端子の間に１つ以上の抵抗素子と
１つ以上の電界効果型トランジスタを接続するように構
成する。
抗素子と１つ以上の電界効果型トランジスタを接続し、
もう１つの電源と出力端子の間に１つ以上の抵抗素子と
１つ以上の電界効果型トランジスタを接続するように構
成する。
〔実施例〕
以下、図面により本発明を詳述する。
第１図は本発明の出力回路の一実施例である。
抵抗素子Ｒ１と電圧とエンハンスメント型Ｎ ｃ ｈト
ランジスタ部分のドレイン電極に接続し、Ｑｌのソース
電極は出力端子Ｖ。ＵＴと抵抗素子Ｒ２に接続する。Ｒ
２のもう一端はエンハンスメント型Ｎｃｈ）ランジスタ
Ｑ２のドレイン電極に接続し、Ｑ２のソース電極はグラ
ンド端子に接続する。Ｑｌ、Ｑ２のゲート電極にはそれ
ぞれ相反するハイレベルあるいはローレベルの信号を入
力する。このような構成をとることで本発明の出力回路
は容易に精度よく外部回路とのインピーダンス整合をと
ることができる。
ランジスタ部分のドレイン電極に接続し、Ｑｌのソース
電極は出力端子Ｖ。ＵＴと抵抗素子Ｒ２に接続する。Ｒ
２のもう一端はエンハンスメント型Ｎｃｈ）ランジスタ
Ｑ２のドレイン電極に接続し、Ｑ２のソース電極はグラ
ンド端子に接続する。Ｑｌ、Ｑ２のゲート電極にはそれ
ぞれ相反するハイレベルあるいはローレベルの信号を入
力する。このような構成をとることで本発明の出力回路
は容易に精度よく外部回路とのインピーダンス整合をと
ることができる。
通常の出力端子に接続される外部回路の配線インピーダ
ンス２は５０Ω程度となっている。よってインピーダン
ス整合をとるためには一般によく知られている次式を満
たすように、出力回路でのインピーダンスｚＯを決定し
なければならない。
ンス２は５０Ω程度となっている。よってインピーダン
ス整合をとるためには一般によく知られている次式を満
たすように、出力回路でのインピーダンスｚＯを決定し
なければならない。
すなわち２＝２．のときインピーダンス整合がとれる。
したがって出力回路のインピーダンスは５０Ωに固定す
る必要がある。従来のトランジスタのみで構成した出力
回路であると、トランジスタの合成抵抗値を５０Ωに設
計してもしきい値電圧の変動、電源電圧や動作温度の変
動により、インピーダンスは大きく変化する。例えば、
しきい値電圧ＶＴを０．７±ｏ、 ｉ ｖ、電源電圧Ｖ
ＤＤを５±０．５ｖ、動作温度Ｔ、を２５℃：１８８と
仮定すると抵抗値は、最小で５３％の値２６．５Ωにな
り、最大で２０８％の値の１０４Ωになってしまう。と
ころで本発明に従い、例えばトランジスタの合成抵抗値
をそれぞれ１０Ωに設定し、抵抗素子には温度依存性の
少ないポリシリ抵抗を用いて４０Ωに設定すれば、トラ
ンジスタのそれぞれの合成抵抗値は最小で５．３Ω、最
大で２０．８Ωとなり、出力回路の合成インピーダンス
は最小で４５，３Ω、最大で６０．８Ωとなる。したが
って本発明を用いることにより、容易に５〜１５倍程度
インピーダンス整合の精度を上げることができる。
る必要がある。従来のトランジスタのみで構成した出力
回路であると、トランジスタの合成抵抗値を５０Ωに設
計してもしきい値電圧の変動、電源電圧や動作温度の変
動により、インピーダンスは大きく変化する。例えば、
しきい値電圧ＶＴを０．７±ｏ、 ｉ ｖ、電源電圧Ｖ
ＤＤを５±０．５ｖ、動作温度Ｔ、を２５℃：１８８と
仮定すると抵抗値は、最小で５３％の値２６．５Ωにな
り、最大で２０８％の値の１０４Ωになってしまう。と
ころで本発明に従い、例えばトランジスタの合成抵抗値
をそれぞれ１０Ωに設定し、抵抗素子には温度依存性の
少ないポリシリ抵抗を用いて４０Ωに設定すれば、トラ
ンジスタのそれぞれの合成抵抗値は最小で５．３Ω、最
大で２０．８Ωとなり、出力回路の合成インピーダンス
は最小で４５，３Ω、最大で６０．８Ωとなる。したが
って本発明を用いることにより、容易に５〜１５倍程度
インピーダンス整合の精度を上げることができる。
本発明の第２の実施例を第２図に示す、Ｑ３はエンハン
スメント型Ｐｃｈ ）ランジスタでそのソース電極は電
源に接続し、そのドレイン電極は抵抗素子Ｒ３に接続し
、抵抗素子Ｒ３の他端はもう１つの抵抗素子Ｒ４と出力
端子に接続し、抵抗素子Ｒ４の他端をエンハンスメント
型ＮｃｈトランジスタであるＱ４のドレイン電極に接続
し、Ｑ４のソース電極をその他の電源に接続して圧力回
路を構成する。
スメント型Ｐｃｈ ）ランジスタでそのソース電極は電
源に接続し、そのドレイン電極は抵抗素子Ｒ３に接続し
、抵抗素子Ｒ３の他端はもう１つの抵抗素子Ｒ４と出力
端子に接続し、抵抗素子Ｒ４の他端をエンハンスメント
型ＮｃｈトランジスタであるＱ４のドレイン電極に接続
し、Ｑ４のソース電極をその他の電源に接続して圧力回
路を構成する。
このとき、外部インピーダンスが７５Ωであったとすれ
ばインピーダンス整合をとるために、出力回路における
インピーダンスを７５Ωにする必要がある。例えばこの
場合もトランジスタの抵抗値をそれぞれ１０Ωに設定し
ておけばトランジスタ部分の抵抗値は５．３〜２０．８
Ωの範囲で変動することが予想され、抵抗素子Ｒ３，Ｒ
４に温度依存性の小さいポリシリ抵抗を用いて６２Ωに
設定すれば、出力回路のインピーダンスは６８〜８３Ω
（７５±８Ω）となり、従来のトランジスタのみから構
成される出力回路のインピーダンス７５１１Ωに比べて
、インピーダンス整合の精度を４〜１０倍程度上げるこ
とができる。
ばインピーダンス整合をとるために、出力回路における
インピーダンスを７５Ωにする必要がある。例えばこの
場合もトランジスタの抵抗値をそれぞれ１０Ωに設定し
ておけばトランジスタ部分の抵抗値は５．３〜２０．８
Ωの範囲で変動することが予想され、抵抗素子Ｒ３，Ｒ
４に温度依存性の小さいポリシリ抵抗を用いて６２Ωに
設定すれば、出力回路のインピーダンスは６８〜８３Ω
（７５±８Ω）となり、従来のトランジスタのみから構
成される出力回路のインピーダンス７５１１Ωに比べて
、インピーダンス整合の精度を４〜１０倍程度上げるこ
とができる。
ところで、一般の出力回路においてそのトランジスタ（
第２図においてはＱ３．Ｑ４）への入力信号が共通であ
ることがある。この場合、従来の出力回路では入力信号
のスイッチング時において同時にＰｃｈ）ランジスタＱ
３とＮ ｃ ｈ ）ランジスタＱ４が導通状態となるた
めに電源からもう１つの電源に貫通電流が流れてノイズ
を発生させるしかしながら本発明により第２図のように
貫通電流流路に抵抗素子Ｒ３，Ｒ４を配置して直列抵抗
を備えれば、このスイッチングノイズ軽減することがで
きる。簡単に見積れば、スイッチング時の貫通電流流路
の抵抗値はインピーダンスを７５Ωに設定した第４図の
従来回路ではＱ５とＱ６の両端にはそれぞれ１／２ｖつ
つが加わり、Ｑ５とＱ６のゲート電圧がそれぞｈＯｖ％
ｖＤＤで両トランジスタが飽和領域にあれば各トランジ
スタの抵抗値は３７．５Ωになるので、合成抵抗は７５
Ω程度になる（第５図）。本実施例の第２図ではＱ３．
Ｑ４による抵抗値は両トランジスタが線形領域にあるの
で１０Ω以上で（第６図）、抵抗素子Ｒ３，Ｒ４による
抵抗値は１２４Ωであるので、合成抵抗として１３４Ω
を得る。すなわちスイッチングノイズは４０％程度軽減
されることになる。したがって、本構成によりインピー
ダンス整合の精度を上げることのみならず、大幅なノイ
ズ軽減効果をもたらすことができる（第７図）。
第２図においてはＱ３．Ｑ４）への入力信号が共通であ
ることがある。この場合、従来の出力回路では入力信号
のスイッチング時において同時にＰｃｈ）ランジスタＱ
３とＮ ｃ ｈ ）ランジスタＱ４が導通状態となるた
めに電源からもう１つの電源に貫通電流が流れてノイズ
を発生させるしかしながら本発明により第２図のように
貫通電流流路に抵抗素子Ｒ３，Ｒ４を配置して直列抵抗
を備えれば、このスイッチングノイズ軽減することがで
きる。簡単に見積れば、スイッチング時の貫通電流流路
の抵抗値はインピーダンスを７５Ωに設定した第４図の
従来回路ではＱ５とＱ６の両端にはそれぞれ１／２ｖつ
つが加わり、Ｑ５とＱ６のゲート電圧がそれぞｈＯｖ％
ｖＤＤで両トランジスタが飽和領域にあれば各トランジ
スタの抵抗値は３７．５Ωになるので、合成抵抗は７５
Ω程度になる（第５図）。本実施例の第２図ではＱ３．
Ｑ４による抵抗値は両トランジスタが線形領域にあるの
で１０Ω以上で（第６図）、抵抗素子Ｒ３，Ｒ４による
抵抗値は１２４Ωであるので、合成抵抗として１３４Ω
を得る。すなわちスイッチングノイズは４０％程度軽減
されることになる。したがって、本構成によりインピー
ダンス整合の精度を上げることのみならず、大幅なノイ
ズ軽減効果をもたらすことができる（第７図）。
以上のように本発明の半導体集積回路はトランジスタの
しきい値のばらつきや、トランジスタ特性の電源電圧、
温度依存による出力回路のインピーダンスの変動を小さ
くして、容易に外部回路とのインピーダンス整合を提供
するものである。
しきい値のばらつきや、トランジスタ特性の電源電圧、
温度依存による出力回路のインピーダンスの変動を小さ
くして、容易に外部回路とのインピーダンス整合を提供
するものである。
第１図は本発明の一実施例の回路図、第２図は本発明の
一実施例の回路図、第３図は従来の出力回路図、第４図
は従来の出力回路の一実施例、第５図は第４図に示した
従来の出力回路を構成するトランジスタの電圧・電流関
係図、第６図は第２図に示した本発明の出力回路を構成
するトランジスタの電圧・電流関係図、第７図は第４図
と第２図の出力波形図の一例である。 ＶＤＤ・・・・・・電源、ＶＸＮ、Ｖπ、■工９３．■
□、２・・・・・・出力回路を駆動するタイミング信号
、ｖｏＴＪＴ・・・・・・出力端子、Ｒ１，Ｒ２，Ｒ３
，Ｒ４・・・・・・抵抗素子、Ｑｌ、Ｑ２．Ｑ４．Ｑ６
・・・・・・エンハンスメント型Ｎ ｃ ｈ ）ランジ
スタ、Ｑ３．Ｑ５・・・・・・エンハンスメント型Ｐｃ
ｈ ）ランジスタである。 代理人 弁理士 内 原 音 箒 図 卒 酊
一実施例の回路図、第３図は従来の出力回路図、第４図
は従来の出力回路の一実施例、第５図は第４図に示した
従来の出力回路を構成するトランジスタの電圧・電流関
係図、第６図は第２図に示した本発明の出力回路を構成
するトランジスタの電圧・電流関係図、第７図は第４図
と第２図の出力波形図の一例である。 ＶＤＤ・・・・・・電源、ＶＸＮ、Ｖπ、■工９３．■
□、２・・・・・・出力回路を駆動するタイミング信号
、ｖｏＴＪＴ・・・・・・出力端子、Ｒ１，Ｒ２，Ｒ３
，Ｒ４・・・・・・抵抗素子、Ｑｌ、Ｑ２．Ｑ４．Ｑ６
・・・・・・エンハンスメント型Ｎ ｃ ｈ ）ランジ
スタ、Ｑ３．Ｑ５・・・・・・エンハンスメント型Ｐｃ
ｈ ）ランジスタである。 代理人 弁理士 内 原 音 箒 図 卒 酊
Claims (1)
- 電源と出力端子の間に１つ以上の抵抗素子と１つ以上の
電界効果型トランジスタを接続し、もう１つの電源と出
力端子の間に１つ以上の抵抗素子と１つ以上の電界効果
型トランジスタを接続することを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278273A JPH04154216A (ja) | 1990-10-17 | 1990-10-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278273A JPH04154216A (ja) | 1990-10-17 | 1990-10-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04154216A true JPH04154216A (ja) | 1992-05-27 |
Family
ID=17595053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278273A Pending JPH04154216A (ja) | 1990-10-17 | 1990-10-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04154216A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424692A (en) * | 1994-02-03 | 1995-06-13 | National Semiconductor Corporation | Switchable impedance circuit |
| US5949287A (en) * | 1997-09-19 | 1999-09-07 | Mitsubishi Denki Kabushiki Kaisha | Power amplifier |
| US5973520A (en) * | 1997-12-24 | 1999-10-26 | Nec Corporation | Output buffer circuit having a variable output impedance |
| JP2003087108A (ja) * | 2001-09-07 | 2003-03-20 | Nec Corp | ドライバ回路 |
-
1990
- 1990-10-17 JP JP2278273A patent/JPH04154216A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424692A (en) * | 1994-02-03 | 1995-06-13 | National Semiconductor Corporation | Switchable impedance circuit |
| US5949287A (en) * | 1997-09-19 | 1999-09-07 | Mitsubishi Denki Kabushiki Kaisha | Power amplifier |
| US5973520A (en) * | 1997-12-24 | 1999-10-26 | Nec Corporation | Output buffer circuit having a variable output impedance |
| JP2003087108A (ja) * | 2001-09-07 | 2003-03-20 | Nec Corp | ドライバ回路 |
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