JPS6220438A - 並列動作型フレ−ム同期回路 - Google Patents
並列動作型フレ−ム同期回路Info
- Publication number
- JPS6220438A JPS6220438A JP15802485A JP15802485A JPS6220438A JP S6220438 A JPS6220438 A JP S6220438A JP 15802485 A JP15802485 A JP 15802485A JP 15802485 A JP15802485 A JP 15802485A JP S6220438 A JPS6220438 A JP S6220438A
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- Japan
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- circuit
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- selector
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 22
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 abstract 3
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のディジクル信号の多重・分離を行うデ
ィジクル多重変換装置のフレーム同期回路について、特
に分離前の多重化信号が高速の場合に用いられる並列動
作型フレーム同期回路に関するものである。
ィジクル多重変換装置のフレーム同期回路について、特
に分離前の多重化信号が高速の場合に用いられる並列動
作型フレーム同期回路に関するものである。
フレーム同期は、通常は分離前の多重化信号に対して行
われるが、多重化信号が高速になるに従いそれが困難と
なり、並列動作とせざるを得ない。
われるが、多重化信号が高速になるに従いそれが困難と
なり、並列動作とせざるを得ない。
このような並列動作型フレーム同期回路を使用する場合
、多重化信号のフレーム構成をそれに適したものにして
おくと有利である。第２図は、並列動作型フレーム同期
回路に適したフレーム構成の一例であり、３多電の場合
を示している。第２図（ａ）は多重化信号であり、それ
を直列／並列変換すると第２図（ｂ）の３つの信号が得
られるが、この３つの信号は全く同一のフレーム構成と
なっている。なお、第２図（ａ）、（ｂ）において、１
は第１チヤネルの位置を、２は第２チヤネルの位置を、
３は第３チヤネルの位置を、Ｆはフレームパルスの位置
をそれぞれ示している。このようなフレーム構成に対す
る並列動作型フレーム同期回路は、例えば第３図の回路
構成で実現できる。
、多重化信号のフレーム構成をそれに適したものにして
おくと有利である。第２図は、並列動作型フレーム同期
回路に適したフレーム構成の一例であり、３多電の場合
を示している。第２図（ａ）は多重化信号であり、それ
を直列／並列変換すると第２図（ｂ）の３つの信号が得
られるが、この３つの信号は全く同一のフレーム構成と
なっている。なお、第２図（ａ）、（ｂ）において、１
は第１チヤネルの位置を、２は第２チヤネルの位置を、
３は第３チヤネルの位置を、Ｆはフレームパルスの位置
をそれぞれ示している。このようなフレーム構成に対す
る並列動作型フレーム同期回路は、例えば第３図の回路
構成で実現できる。
入力端子（１０）に人力された信号は直列／並列変換回
路（Ｓ／Ｐ Ｃ０ＮＶ）で第１．第２および第３の信
号（１，２，３）に展開され、第１．第２および第３の
セレクタ回路（ＳＥＬＬ、２．３）に入力される。第１
のセレクタ回路（ＳＥＬＩ）の出力はフレーム同期回路
（ＳＹＮＣ）に人力されて、並列展開された第１の信号
（１）に対してのみフレーム同期が取られる。そうする
と並列展開された第２．第３の信号（２，３）は自動的
にフレーム同期が取れた場合と同等になる。ここで、セ
レクタ回路（ＳＥＬＬ、２．３）の動作は重要である。
路（Ｓ／Ｐ Ｃ０ＮＶ）で第１．第２および第３の信
号（１，２，３）に展開され、第１．第２および第３の
セレクタ回路（ＳＥＬＬ、２．３）に入力される。第１
のセレクタ回路（ＳＥＬＩ）の出力はフレーム同期回路
（ＳＹＮＣ）に人力されて、並列展開された第１の信号
（１）に対してのみフレーム同期が取られる。そうする
と並列展開された第２．第３の信号（２，３）は自動的
にフレーム同期が取れた場合と同等になる。ここで、セ
レクタ回路（ＳＥＬＬ、２．３）の動作は重要である。
すなわち、直列／並列変換回路（Ｓ／Ｐ Ｃ０ＮＶ）
の第１の出力（１）に、多重化信号中の第１チヤネルが
出力されるという保障はなく、直列／並列変換回路の出
力の状態には第４図に示す３通りがあり得る。第４図（
ａ）は、第１の出力に第１チヤネルが出力され、３つの
出力のフレームパルスＦの位置が同じである状態を示し
、第４図（ｂ）は、第１の出力に第２チヤネルが出力さ
れ、３つの出力のフレームパルスＦの位置が異なってい
る状態を示し、第４図（Ｃ）は、第１の出力に第３チヤ
ネルが出力され、３つの出力のフレームパルスＦの位置
が異なっている状態を示している。各セレクタ回路（Ｓ
ＥＬＬ、２．３）は、第１の出力端子（１１）に第１チ
ヤネルを出力し、また第２の出力端子（１２）及び第３
の出力端子（１３）にそれぞれ第２、第３チヤネルを出
力する様に、直列／並列変換回路（Ｓ／Ｐ Ｃ０ＮＶ
）の出力を選択するものである。なお、直列／並列変換
回路の３つの出力（１，２，３）は同一のフレーム構成
となっているので、セレクタ回路の状態に関係なくフレ
ーム同期を取る事ができる。また、セレクタ制御回路（
ＳＥＬ Ｃ０ＮＴ）は、セレクタ回路が上述の選択を
正しく行う様に制御する回路である。
の第１の出力（１）に、多重化信号中の第１チヤネルが
出力されるという保障はなく、直列／並列変換回路の出
力の状態には第４図に示す３通りがあり得る。第４図（
ａ）は、第１の出力に第１チヤネルが出力され、３つの
出力のフレームパルスＦの位置が同じである状態を示し
、第４図（ｂ）は、第１の出力に第２チヤネルが出力さ
れ、３つの出力のフレームパルスＦの位置が異なってい
る状態を示し、第４図（Ｃ）は、第１の出力に第３チヤ
ネルが出力され、３つの出力のフレームパルスＦの位置
が異なっている状態を示している。各セレクタ回路（Ｓ
ＥＬＬ、２．３）は、第１の出力端子（１１）に第１チ
ヤネルを出力し、また第２の出力端子（１２）及び第３
の出力端子（１３）にそれぞれ第２、第３チヤネルを出
力する様に、直列／並列変換回路（Ｓ／Ｐ Ｃ０ＮＶ
）の出力を選択するものである。なお、直列／並列変換
回路の３つの出力（１，２，３）は同一のフレーム構成
となっているので、セレクタ回路の状態に関係なくフレ
ーム同期を取る事ができる。また、セレクタ制御回路（
ＳＥＬ Ｃ０ＮＴ）は、セレクタ回路が上述の選択を
正しく行う様に制御する回路である。
しかしながら、第３図の並列動作型フレーム同期回路で
は次の様な問題がある。直列／並列変換回路の出力が第
４図の３通りのうちどの状態になっているかは、通常は
フレーム同期が確立した時点で初めてわかるものなので
、セレクタ回路はフレーム同期が確立してから動作する
事になる。ところが第４図から明らかな様に、直列／並
列変換回路の出力の状態が第４図（ｂ）、（Ｃ）である
場合には３つの出力のフレームパルスＦの位置、すなわ
ち位相が異なっているので、セレクタ回路を動作させる
とフレーム同期回路（ＳＹＮＣ）に人力される信号の位
相が変わり、その結果フレーム同期がはずれてしまう。
は次の様な問題がある。直列／並列変換回路の出力が第
４図の３通りのうちどの状態になっているかは、通常は
フレーム同期が確立した時点で初めてわかるものなので
、セレクタ回路はフレーム同期が確立してから動作する
事になる。ところが第４図から明らかな様に、直列／並
列変換回路の出力の状態が第４図（ｂ）、（Ｃ）である
場合には３つの出力のフレームパルスＦの位置、すなわ
ち位相が異なっているので、セレクタ回路を動作させる
とフレーム同期回路（ＳＹＮＣ）に人力される信号の位
相が変わり、その結果フレーム同期がはずれてしまう。
再びフレーム同期が確立した時点ではセレクタ回路を動
作させる必要はないが、一旦確立したフレーム同期がは
ずれるという事はきわめて不利であると言わざるを得な
い。
作させる必要はないが、一旦確立したフレーム同期がは
ずれるという事はきわめて不利であると言わざるを得な
い。
本発明は上述の欠点を解消するためになされたものであ
り、セレクタ回路を動作させてもフレーム同期がはずれ
ない並列動作型フレーム同期回路を提供する事を目的と
している。
り、セレクタ回路を動作させてもフレーム同期がはずれ
ない並列動作型フレーム同期回路を提供する事を目的と
している。
本発明の並列動作型フレーム同期回路は、直列人力を並
列展開する直列／並列変換回路と、その出力を選択する
複数のセレクタ回路と、セレクタ回路のうちの１つに接
続されるフレーム同期回路と、直列／並列変換回路とセ
レクタ回路の間に挿入される遅延回路とを有する事を特
徴としている。
列展開する直列／並列変換回路と、その出力を選択する
複数のセレクタ回路と、セレクタ回路のうちの１つに接
続されるフレーム同期回路と、直列／並列変換回路とセ
レクタ回路の間に挿入される遅延回路とを有する事を特
徴としている。
遅延回路による位相補正により、直列／並列変換回路の
出力がいかなる状態にあろうとも、セレクタ回路を動作
させる事による同期はずれが生じない様にする事ができ
る。
出力がいかなる状態にあろうとも、セレクタ回路を動作
させる事による同期はずれが生じない様にする事ができ
る。
次に本発明をその一実施例に従って詳細に説明する。第
１図は、第３図の回路構成に本発明を適用したものであ
る。第１図において、直列／並列変換回路（Ｓ／Ｐ
Ｃ０ＮＶ）とセレクタ回路（ＳＥＬＬ、２．３）の間に
挿入されている位相補正のための遅延回路（Ｄｉ、２）
が、本発明において新たに追加された部分である。遅延
回路（Ｄｌ）は、直列／並列変換回路の出力（２）を遅
延させてセレクタ回路（ＳＥＬＬ）に人力させ、遅延回
路（Ｄ２）は、直列／並列変換回路の出力（３）を遅延
させてセレクタ回路（ＳＥＬ２）に入力させる。
１図は、第３図の回路構成に本発明を適用したものであ
る。第１図において、直列／並列変換回路（Ｓ／Ｐ
Ｃ０ＮＶ）とセレクタ回路（ＳＥＬＬ、２．３）の間に
挿入されている位相補正のための遅延回路（Ｄｉ、２）
が、本発明において新たに追加された部分である。遅延
回路（Ｄｌ）は、直列／並列変換回路の出力（２）を遅
延させてセレクタ回路（ＳＥＬＬ）に人力させ、遅延回
路（Ｄ２）は、直列／並列変換回路の出力（３）を遅延
させてセレクタ回路（ＳＥＬ２）に入力させる。
今、直列／並列変換回路（Ｓ／Ｐ Ｃ０ＮＶ）の出力
が第４図（ｂ）の状態であったとすると、第１のセレク
タ回路（ＳＥＬＩ）は、最初は第２のチャネルを出力し
ている直列／並列変換回路の第１の出力（１）を選択し
ているが、フレーム同期が一旦確立した後に、第１のチ
ャネルを出力している直列／並列変換回路の第３の出力
（３）を選択する様に動作する。ところがその接続には
遅延回！（Ｄ２＞が入っているので、セレクタ回路（Ｓ
ＥＬＬ、２．３）を動作させても第１のセレクタ回路（
ＳＥＬＬ）の出力のフレームパルスＦの位置、すなわち
位相は変化せず、したがってフレーム同期ははずれない
。また直列／並列変換回路の出力が第４図（Ｃ）の状態
の場合には、第１のセレクタ回路（ＳＥＬＬ）は、最初
は第３のチャネルを出力している直列／並列変換回路の
第１の出力（１）を選択しているが、フレーム同期が一
旦確立した後に、第１のチャネルを出力している直列／
並列変換回路の第２の出力（２）を選択するように動作
する。ところがその接続には遅延回路（Ｄｌ）が入って
いるので、セレクタ回路（ＳＥＬＩ、２．３＞を動作さ
せても第１のセレクタ回路［５ＥＬ１）の出力のフレー
ムパルスＦの位置、すなわち位相は変化せず、したがっ
てフレーム同期ははずれない。
が第４図（ｂ）の状態であったとすると、第１のセレク
タ回路（ＳＥＬＩ）は、最初は第２のチャネルを出力し
ている直列／並列変換回路の第１の出力（１）を選択し
ているが、フレーム同期が一旦確立した後に、第１のチ
ャネルを出力している直列／並列変換回路の第３の出力
（３）を選択する様に動作する。ところがその接続には
遅延回！（Ｄ２＞が入っているので、セレクタ回路（Ｓ
ＥＬＬ、２．３）を動作させても第１のセレクタ回路（
ＳＥＬＬ）の出力のフレームパルスＦの位置、すなわち
位相は変化せず、したがってフレーム同期ははずれない
。また直列／並列変換回路の出力が第４図（Ｃ）の状態
の場合には、第１のセレクタ回路（ＳＥＬＬ）は、最初
は第３のチャネルを出力している直列／並列変換回路の
第１の出力（１）を選択しているが、フレーム同期が一
旦確立した後に、第１のチャネルを出力している直列／
並列変換回路の第２の出力（２）を選択するように動作
する。ところがその接続には遅延回路（Ｄｌ）が入って
いるので、セレクタ回路（ＳＥＬＩ、２．３＞を動作さ
せても第１のセレクタ回路［５ＥＬ１）の出力のフレー
ムパルスＦの位置、すなわち位相は変化せず、したがっ
てフレーム同期ははずれない。
なお、直列／並列変換回路（Ｓ／Ｐ Ｃ０ＮＶ）の出力
の状態が第４図（ａ）の場合には、第１の出力（１）に
、第１チヤネルが出力されているので、セレクタ回路を
動作させる必要はない。この様に第１図の並列動作型フ
レーム同期回路では直列／並列変換回路の出力がどの様
な状態であっても、セレクタ回路を動作させる事による
フレーム同期はずれは生じない。
の状態が第４図（ａ）の場合には、第１の出力（１）に
、第１チヤネルが出力されているので、セレクタ回路を
動作させる必要はない。この様に第１図の並列動作型フ
レーム同期回路では直列／並列変換回路の出力がどの様
な状態であっても、セレクタ回路を動作させる事による
フレーム同期はずれは生じない。
以上、本発明を３多重フレーム構成の場合について説明
したが、多重度に関係なく本発明を適用できる事は明ら
かである。
したが、多重度に関係なく本発明を適用できる事は明ら
かである。
以上に述べた様に、本発明の並列動作型フレーム同期回
路は、一旦確立したフレーム同期をはずす事なく動作す
るという効果がある。
路は、一旦確立したフレーム同期をはずす事なく動作す
るという効果がある。
第１図は本発明の一実施例を示す図、
第２図は並列動作型フレーム同期回路に適するフレーム
構成を示す図、 第３図は第２図のフレーム構成に対する従来の並列動作
型フレーム同期回路の一例を示す図、第４図は第１図及
び第３図の直列／並列変換回路の出力の状態を示す図で
ある。 Ｓ／Ｐ Ｃ０ＮＶ・・・・・・ 直列／並列変換回路
５ＥＬＬ ・・・・・・・・・・・・・・・ 第１の
セレクタ回路５ＥＬ２ ・・・・・・・・・・・・・
・・ 第２のセレクタ回路５ＥＬ３ ・・・・・・・
・・・・・・・・ 第３のセレクタ回路５ＹＮＣ・・・
・・・・・・・・・・・・ フレーム同期回路ＳＥＬ
Ｃ０ＮＴ ・・・ セレクタ制御回路Ｄｉ、Ｄ２
・・・・・・・・・・・・ 遅延回路１０ ・・・
・・・・・・・・・・・・・・・・・・・・・ 入力端
子１１ ・・・・・・・・・・・・・・・・・・・・
・・・・ 第１の出力端子１２ ・・・・・
・・・・・ 第２の出力端子１３ ・・・・・・・・
・・・・・・・・・・・・・・・・ 第３の出力端子代
理人 弁理士 岩 佐 義 幸 −−−・−１２３１２３ＦＦＦ ＋ ２３ １ ２
３ −−−−−（ａ） −−−−−１１Ｆ Ｉ ＋ −
−−−−−−−−−２２Ｆ ２ ２ −−
ｍ−・−−−−−３３Ｆ ３３ −−−−
−（ｂ） 第２図 第３図 −−−−−１１Ｆ Ｉ ＋ −
−−−−−−−−−２２Ｆ ２ ２ −
…−−−−−− ３ ３ Ｆ
３ ３ −−−−−（ａ） −−−−−２２Ｆ ２ ２ −−−−−一
・−３３Ｆ ３ ３ −−−−−−−−
−− １ １ Ｆ ＋
１ −−−−−（ｂ） −−−−−３３Ｆ ３ ３ −−−−
−−−−−− ＋ ｌ Ｆ
ｌ ＋ −−−−−一・・−２，
２Ｆ ２ ２ −−−−−（Ｃ） 第４図
構成を示す図、 第３図は第２図のフレーム構成に対する従来の並列動作
型フレーム同期回路の一例を示す図、第４図は第１図及
び第３図の直列／並列変換回路の出力の状態を示す図で
ある。 Ｓ／Ｐ Ｃ０ＮＶ・・・・・・ 直列／並列変換回路
５ＥＬＬ ・・・・・・・・・・・・・・・ 第１の
セレクタ回路５ＥＬ２ ・・・・・・・・・・・・・
・・ 第２のセレクタ回路５ＥＬ３ ・・・・・・・
・・・・・・・・ 第３のセレクタ回路５ＹＮＣ・・・
・・・・・・・・・・・・ フレーム同期回路ＳＥＬ
Ｃ０ＮＴ ・・・ セレクタ制御回路Ｄｉ、Ｄ２
・・・・・・・・・・・・ 遅延回路１０ ・・・
・・・・・・・・・・・・・・・・・・・・・ 入力端
子１１ ・・・・・・・・・・・・・・・・・・・・
・・・・ 第１の出力端子１２ ・・・・・
・・・・・ 第２の出力端子１３ ・・・・・・・・
・・・・・・・・・・・・・・・・ 第３の出力端子代
理人 弁理士 岩 佐 義 幸 −−−・−１２３１２３ＦＦＦ ＋ ２３ １ ２
３ −−−−−（ａ） −−−−−１１Ｆ Ｉ ＋ −
−−−−−−−−−２２Ｆ ２ ２ −−
ｍ−・−−−−−３３Ｆ ３３ −−−−
−（ｂ） 第２図 第３図 −−−−−１１Ｆ Ｉ ＋ −
−−−−−−−−−２２Ｆ ２ ２ −
…−−−−−− ３ ３ Ｆ
３ ３ −−−−−（ａ） −−−−−２２Ｆ ２ ２ −−−−−一
・−３３Ｆ ３ ３ −−−−−−−−
−− １ １ Ｆ ＋
１ −−−−−（ｂ） −−−−−３３Ｆ ３ ３ −−−−
−−−−−− ＋ ｌ Ｆ
ｌ ＋ −−−−−一・・−２，
２Ｆ ２ ２ −−−−−（Ｃ） 第４図
Claims (1)
- （１）直列入力を並列展開する直列／並列変換回路と、
その出力を選択する複数のセレクタ回路と、セレクタ回
路のうちの１つに接続されるフレーム同期回路と、直列
／並列変換回路とセレクタ回路の間に挿入される遅延回
路とを有する事を特徴とする並列動作型フレーム同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15802485A JPS6220438A (ja) | 1985-07-19 | 1985-07-19 | 並列動作型フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15802485A JPS6220438A (ja) | 1985-07-19 | 1985-07-19 | 並列動作型フレ−ム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220438A true JPS6220438A (ja) | 1987-01-29 |
Family
ID=15662606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15802485A Pending JPS6220438A (ja) | 1985-07-19 | 1985-07-19 | 並列動作型フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273732A (ja) * | 1988-09-09 | 1990-03-13 | Nec Corp | 信号切替方式 |
-
1985
- 1985-07-19 JP JP15802485A patent/JPS6220438A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273732A (ja) * | 1988-09-09 | 1990-03-13 | Nec Corp | 信号切替方式 |
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