JPS62269432A - 並列動作型フレ−ム同期回路 - Google Patents
並列動作型フレ−ム同期回路Info
- Publication number
- JPS62269432A JPS62269432A JP61111826A JP11182686A JPS62269432A JP S62269432 A JPS62269432 A JP S62269432A JP 61111826 A JP61111826 A JP 61111826A JP 11182686 A JP11182686 A JP 11182686A JP S62269432 A JPS62269432 A JP S62269432A
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- JP
- Japan
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- frame synchronization
- circuit
- circuits
- nth
- signals
- Prior art date
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のディジタル信号の多重・分離を行うデ
ィジタル多重変換装置のフレーム同期回路に関し、特に
１分離前の多重化信号が高速の場合に用いられる並列動
作型フレーム同期回路に関するものである。
ィジタル多重変換装置のフレーム同期回路に関し、特に
１分離前の多重化信号が高速の場合に用いられる並列動
作型フレーム同期回路に関するものである。
フレーム同期は１通常は分離前の多重化信号に対して一
つのフレーム同期回路によって行われるが、多重化信号
が高速になるに従い一つのフレーム同期回路によるフレ
ーム同期が困難になり、並列動作型フレーム同期回路を
用いざるを得ない。並列動作型フレーム同期回路を使用
する場合、多重化信号のフレーム構成をそれに適したも
のにしておくと有利である。第２図は。
つのフレーム同期回路によって行われるが、多重化信号
が高速になるに従い一つのフレーム同期回路によるフレ
ーム同期が困難になり、並列動作型フレーム同期回路を
用いざるを得ない。並列動作型フレーム同期回路を使用
する場合、多重化信号のフレーム構成をそれに適したも
のにしておくと有利である。第２図は。
並列動作型フレーム同期回路（て適したフレーム構成の
一例であり、３多重の場合を示している。
一例であり、３多重の場合を示している。
第２図（ａ）は多重化信号１０であり、それを直列／並
列変換すると第２図（ｂ）の如く、３本の信号（第１な
いし第３の変換信号） ２］ 、 ２２ 、２３が得ら
れるが、この５本の信号は全く同一のフレーム構成とな
っている。このフレーム構成に対する並列動作型フレー
ム同期回路は９例えば第３図の回路構成で実現できる。
列変換すると第２図（ｂ）の如く、３本の信号（第１な
いし第３の変換信号） ２］ 、 ２２ 、２３が得ら
れるが、この５本の信号は全く同一のフレーム構成とな
っている。このフレーム構成に対する並列動作型フレー
ム同期回路は９例えば第３図の回路構成で実現できる。
入力端子に入力された多重化信号１０は直列／並列変換
回路（ｓ、”ｐＣＯＮＶ）２０で５本の信号（第１ない
し第６の変換信号）２１，２２．２３に展開され、それ
ぞれ第１ないし第６のフレーム同期回路（５ＹＮＣ１、
５ＹＮＣ２゜５ＹＮＣ３）３１ 、３２ 、３３におい
て独立にフレーム同期が取られる。
回路（ｓ、”ｐＣＯＮＶ）２０で５本の信号（第１ない
し第６の変換信号）２１，２２．２３に展開され、それ
ぞれ第１ないし第６のフレーム同期回路（５ＹＮＣ１、
５ＹＮＣ２゜５ＹＮＣ３）３１ 、３２ 、３３におい
て独立にフレーム同期が取られる。
〔発明が解決しようとする問題点〕
しかしながら、第５図の並列動作型フレーム同期回路で
は次の様な問題がある。すなわち。
は次の様な問題がある。すなわち。
第１のフレーム同期回路３１に多重化信号中の第１のチ
ャネルが入力されるという保障はなく。
ャネルが入力されるという保障はなく。
直列／並列変換回路２０の出力に得られる第１ないし第
５の変換信号２１ 、２２ 、２３としては、直列／並
列変換回路側の初期状態によって第４図に示す６通りが
あり得る。したがって、フレーム同期が取られても正確
な分離が行えない。しかも第４図かられかる様に、３通
りの状態で位相が異なっており、フレーム同期パルスＦ
の位置に時間差がある。このことは、フレーム同期回路
より後段の回路の複雑化をひき起こす。
５の変換信号２１ 、２２ 、２３としては、直列／並
列変換回路側の初期状態によって第４図に示す６通りが
あり得る。したがって、フレーム同期が取られても正確
な分離が行えない。しかも第４図かられかる様に、３通
りの状態で位相が異なっており、フレーム同期パルスＦ
の位置に時間差がある。このことは、フレーム同期回路
より後段の回路の複雑化をひき起こす。
本発明の目的は、上述の欠点を除去し、多重化信号の正
確な分離を行える並列動作型フレーム同期回路を提供す
る事にある。
確な分離を行える並列動作型フレーム同期回路を提供す
る事にある。
以下余日
〔問題点を解決するための手段〕
本発明によれば。
多重度がｎ（ｎは２以上の整数）の多重化信号（ｔｏ）
ｉ受け、並列展開し、第１ないし第ｎの変換信号（２１
〜２３）全出力する直列／並列変換回路（２０）と。
ｉ受け、並列展開し、第１ないし第ｎの変換信号（２１
〜２３）全出力する直列／並列変換回路（２０）と。
該第１ないし第ｎの変換信号を受け、独立にフレーム同
期をとる第１ないし第ｎのフレーム同期回路（３１〜３
３）と。
期をとる第１ないし第ｎのフレーム同期回路（３１〜３
３）と。
各々が、前記第１ないし第ｎのフレーム同期回路の出力
端に接続された第１ないし第ｎの入力端を有し、第１な
いし第ｎの選択信号に従って、各々の前記第１ないし第
ｎの入力端の信号の一つを選択して出力する第１々いし
第ｎのセレクタ回路（５１〜５３）と。
端に接続された第１ないし第ｎの入力端を有し、第１な
いし第ｎの選択信号に従って、各々の前記第１ないし第
ｎの入力端の信号の一つを選択して出力する第１々いし
第ｎのセレクタ回路（５１〜５３）と。
前記第１ないし第ｎのフレーム同期回路のうち該第１の
フレーム同期回路を除いたフレーム同期回路の出力端と
、前記第１ないし第ｎのセレクタ回路の前記入力端との
間に挿入され、該入力端の信号全前記変換信号の１ビッ
ト分遅延させる遅延回路（４２，４３）と。
フレーム同期回路を除いたフレーム同期回路の出力端と
、前記第１ないし第ｎのセレクタ回路の前記入力端との
間に挿入され、該入力端の信号全前記変換信号の１ビッ
ト分遅延させる遅延回路（４２，４３）と。
前記第１．ないし第ｎのフレーム同期回路の出力信号が
それぞれ前記多重化信号中の何チャネルに相当するかを
検出し、前記第１ないし第ｎの選択信号を前記第１ない
し第ｎの選択回路に与える制御回路（６０）とを有する
こと全特徴とする並列動作型フレーム同期回路が得られ
る。
それぞれ前記多重化信号中の何チャネルに相当するかを
検出し、前記第１ないし第ｎの選択信号を前記第１ない
し第ｎの選択回路に与える制御回路（６０）とを有する
こと全特徴とする並列動作型フレーム同期回路が得られ
る。
フレーム同期が取られた段階では、あるフレーム同期回
路の出力が多重化信号中の第何チャネルであるかがわか
る。したがって、フレーム同期回路の出力をセレクタ回
路によって並び直せば、正確な分離が行える。さらに、
フレーム同期回路とセレクタ回路の間の適当な信号に遅
延回路を挿入すれば、セレクタ回路の出力信号の位相が
そろう事になる。
路の出力が多重化信号中の第何チャネルであるかがわか
る。したがって、フレーム同期回路の出力をセレクタ回
路によって並び直せば、正確な分離が行える。さらに、
フレーム同期回路とセレクタ回路の間の適当な信号に遅
延回路を挿入すれば、セレクタ回路の出力信号の位相が
そろう事になる。
次に本発明の実施例について図面を参照して説明する。
第１図は、第６図の回路構成に対して本発明を適用した
ものである。第１図において、第２及び第３のフレーム
同期回路（３２，３３）の後の遅延回路（Ｄ） ４２．
４３．第１ないし第６のセレクタ回路（５ＥＬＬ 、
５ＥＬ２．５ＥＬ３ ）５１．５２．５３ 。
ものである。第１図において、第２及び第３のフレーム
同期回路（３２，３３）の後の遅延回路（Ｄ） ４２．
４３．第１ないし第６のセレクタ回路（５ＥＬＬ 、
５ＥＬ２．５ＥＬ３ ）５１．５２．５３ 。
及び制御回路（ＣＯＮＴ）６０が１本発明において新た
に追加された部分である。遅延回路４２．４３は第２及
び第６のフレーム同期回路３２及び３３の出力信号を、
前記変換信号２２や乙の１ビット分遅延させる。制御回
路６０は、第１ないし第６のフレーム同期回路３１〜３
３の出力信号がそれぞり、多重化信号１０中の何チャネ
ルに相当するかを検出し、第１ないし第５の選択信号を
第１ないし第３のセレクタ回路５１ 、５２ 、５３に
与える。第１ないし第３のセレクタ回路５１ 、５２
、５３は、第１ないし第６の選択信号に従って、第１の
フレーム同期回路３１の出力する信号と遅延回路４．２
、４．３の出力する信号とのうちの一つを選択して出
力する。
に追加された部分である。遅延回路４２．４３は第２及
び第６のフレーム同期回路３２及び３３の出力信号を、
前記変換信号２２や乙の１ビット分遅延させる。制御回
路６０は、第１ないし第６のフレーム同期回路３１〜３
３の出力信号がそれぞり、多重化信号１０中の何チャネ
ルに相当するかを検出し、第１ないし第５の選択信号を
第１ないし第３のセレクタ回路５１ 、５２ 、５３に
与える。第１ないし第３のセレクタ回路５１ 、５２
、５３は、第１ないし第６の選択信号に従って、第１の
フレーム同期回路３１の出力する信号と遅延回路４．２
、４．３の出力する信号とのうちの一つを選択して出
力する。
今１直列／並列変換回路２０の出力の状態が第４図（ｂ
）の状態であったとすると、第１のセレクタ回路５１．
第２のセレクタ回路５２．第３のセレクタ回路５３は、
それぞれ第３のフレーム同期回路３３．第１のフレーム
同期回路３１．第２のフレーム同期回路３２の出力を選
択する様に、第１ないし第６の選択信号に従って、動作
し、多重化信号中の第１チヤイ・ル、第２チャネル、第
６チヤネルを正確に分離する。１だ、フレーム同期回路
３２及び３３からセレクタ回路５１ 、５２に至る信号
は遅延回路４２ 、４３１．（通るので、セレクタ回路
の出力信号の位相は同一となる。直列／並列変換回路加
の出力の状態が第４図（ａ）の状態（または第４図（ｃ
）の状態である場合には、第１．第２．第６のセレクタ
回路５１ 、５２．５３は第１．第２．第５のフレーム
同期回路（捷たけ、第２．第３．第１のフレーム同期回
路）の出力全選択することによって、第１ないし第５の
セレクタ回路５１１５２ 、５３の出力はそれぞれ多重
化信号中の第１チヤネル、第２チヤネル、第６チヤネル
となり。
）の状態であったとすると、第１のセレクタ回路５１．
第２のセレクタ回路５２．第３のセレクタ回路５３は、
それぞれ第３のフレーム同期回路３３．第１のフレーム
同期回路３１．第２のフレーム同期回路３２の出力を選
択する様に、第１ないし第６の選択信号に従って、動作
し、多重化信号中の第１チヤイ・ル、第２チャネル、第
６チヤネルを正確に分離する。１だ、フレーム同期回路
３２及び３３からセレクタ回路５１ 、５２に至る信号
は遅延回路４２ 、４３１．（通るので、セレクタ回路
の出力信号の位相は同一となる。直列／並列変換回路加
の出力の状態が第４図（ａ）の状態（または第４図（ｃ
）の状態である場合には、第１．第２．第６のセレクタ
回路５１ 、５２．５３は第１．第２．第５のフレーム
同期回路（捷たけ、第２．第３．第１のフレーム同期回
路）の出力全選択することによって、第１ないし第５の
セレクタ回路５１１５２ 、５３の出力はそれぞれ多重
化信号中の第１チヤネル、第２チヤネル、第６チヤネル
となり。
壕だその位相も同一となる。なお、ここでは６多重の場
合についてのみ述べたが、多重度が異なる場合にも適用
できる事に明らかである。
合についてのみ述べたが、多重度が異なる場合にも適用
できる事に明らかである。
以上に述べた様に２本発明の並列動作型フレーム同期回
路によれば、多重化信号を正確に分離する事が可能であ
り、また出力信号の位相が同一となるので、以後の回路
が簡単となるので。
路によれば、多重化信号を正確に分離する事が可能であ
り、また出力信号の位相が同一となるので、以後の回路
が簡単となるので。
非常に有用である。
第１図は本発明の一実施例を示す図、第２図は並列動作
型フレーム同期回路に適するフレーム構成を示す図、第
３図は第２図のフレーム構成に対する従来の並列動作型
フレーム同期回路の一例を示す図、そして第４図は第１
図及び第６図の直列／並列変換回路加の出力の状態を示
す図である。 第１図、第６図において、２０は直列／並列変換回路、
３］、 、 ３２．３３は第１．第２．第６のフレー
ム同期回路、４２．４３は遅延回路、 ５１，５２．５
３は第１、第２．第５のセレクタ回路、６０は制御回路
である。また第２図、第４図において、Ｆはフレームパ
ルスの位置、 １，２．３はそれぞれ第１１第２．第
６チヤ不ルの位置である。 （Ｑ） １０ １２３１２３ＦＦＦ１２３１２３
−−−第３図
型フレーム同期回路に適するフレーム構成を示す図、第
３図は第２図のフレーム構成に対する従来の並列動作型
フレーム同期回路の一例を示す図、そして第４図は第１
図及び第６図の直列／並列変換回路加の出力の状態を示
す図である。 第１図、第６図において、２０は直列／並列変換回路、
３］、 、 ３２．３３は第１．第２．第６のフレー
ム同期回路、４２．４３は遅延回路、 ５１，５２．５
３は第１、第２．第５のセレクタ回路、６０は制御回路
である。また第２図、第４図において、Ｆはフレームパ
ルスの位置、 １，２．３はそれぞれ第１１第２．第
６チヤ不ルの位置である。 （Ｑ） １０ １２３１２３ＦＦＦ１２３１２３
−−−第３図
Claims (1)
- 【特許請求の範囲】 １、多重度がｎ（ｎは２以上の整数）の多重化信号を受
け、並列展開し、第１ないし第ｎの変換信号を出力する
直列／並列変換回路と、 該第１ないし第ｎの変換信号を受け、独立にフレーム同
期をとる第１ないし第ｎのフレーム同期回路と、 各々が、前記第１ないし第ｎのフレーム同期回路の出力
端に接続された第１ないし第ｎの入力端を有し、第１な
いし第ｎの選択信号に従って、各々の前記第１ないし第
ｎの入力端の信号の一つを選択して出力する第１ないし
第ｎのセレクタ回路と、 前記第１ないし第ｎのフレーム同期回路のうち該第１の
フレーム同期回路を除いたフレ ーム同期回路の出力端と、前記第１ないし第ｎのセレク
タ回路の前記入力端との間に挿入され、該入力端の信号
を前記変換信号の１ビット分遅延させる遅延回路と、 前記第１ないし第ｎのフレーム同期回路の出力信号がそ
れぞれ前記多重化信号中の何チャネルに相当するかを検
出し、前記第１ないし第ｎの選択信号を前記第１ないし
第ｎの選択回路に与える制御回路とを有することを特徴
とする並列動作型フレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111826A JPS62269432A (ja) | 1986-05-17 | 1986-05-17 | 並列動作型フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111826A JPS62269432A (ja) | 1986-05-17 | 1986-05-17 | 並列動作型フレ−ム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62269432A true JPS62269432A (ja) | 1987-11-21 |
Family
ID=14571131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61111826A Pending JPS62269432A (ja) | 1986-05-17 | 1986-05-17 | 並列動作型フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62269432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0530066A (ja) * | 1991-07-22 | 1993-02-05 | Matsushita Electric Ind Co Ltd | チヤネル検出装置 |
| JPH05167552A (ja) * | 1991-12-18 | 1993-07-02 | Matsushita Electric Ind Co Ltd | 同期検出装置 |
-
1986
- 1986-05-17 JP JP61111826A patent/JPS62269432A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0530066A (ja) * | 1991-07-22 | 1993-02-05 | Matsushita Electric Ind Co Ltd | チヤネル検出装置 |
| JPH05167552A (ja) * | 1991-12-18 | 1993-07-02 | Matsushita Electric Ind Co Ltd | 同期検出装置 |
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