JPS62204642A - 回線走査制御方式 - Google Patents
回線走査制御方式Info
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- JPS62204642A JPS62204642A JP61046372A JP4637286A JPS62204642A JP S62204642 A JPS62204642 A JP S62204642A JP 61046372 A JP61046372 A JP 61046372A JP 4637286 A JP4637286 A JP 4637286A JP S62204642 A JPS62204642 A JP S62204642A
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- lcw
- address
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
通信制御処理装置の回線走査制御方式において、送信及
び受信チャネル用として共用される回線制御語（ＬＣＷ
）が格納される共用ＬＣＷメモリを設け、送信チャネル
及び受信チャネルの各サービス期間中にそれぞれの送信
用及び受信用のＬＣＷメモリと共に共用ＬＣＷメモリも
参照して送信及び受信回線走査制御を行う。これにより
、ＬＣＷの語数を減らしてＬＣＷメモリを効率的に使用
することが出来る。
び受信チャネル用として共用される回線制御語（ＬＣＷ
）が格納される共用ＬＣＷメモリを設け、送信チャネル
及び受信チャネルの各サービス期間中にそれぞれの送信
用及び受信用のＬＣＷメモリと共に共用ＬＣＷメモリも
参照して送信及び受信回線走査制御を行う。これにより
、ＬＣＷの語数を減らしてＬＣＷメモリを効率的に使用
することが出来る。
本発明は、通信制御処理装置に設けられた回線アダプタ
における回線走査制御方式、特に回線走査制御機能を低
下させることなく回線制御語メモリに格納される回線制
御語の語数を減らし、回線制御語メモリを効率良く使用
出来る様にした回線走査制御方式に関する。
における回線走査制御方式、特に回線走査制御機能を低
下させることなく回線制御語メモリに格納される回線制
御語の語数を減らし、回線制御語メモリを効率良く使用
出来る様にした回線走査制御方式に関する。
通信制御処理装置は通信回線とホストプロセッサ間に介
在し、内部にチャネルアダプタ、回線アダプタ、中央処
理部等を備え、通信回線に接続される他の計算機システ
ムや端末装置等とホストプロセッサ間でデータ伝送を行
う際に必要な制御を行っている。
在し、内部にチャネルアダプタ、回線アダプタ、中央処
理部等を備え、通信回線に接続される他の計算機システ
ムや端末装置等とホストプロセッサ間でデータ伝送を行
う際に必要な制御を行っている。
その際、チャネルアダプタは、ホストプロセッサと通信
制御処理装置間のデータ転送を制御し、回線アダプタは
、通信回線と、通信制御処理装置間のデータ送受信を制
御し、中央処理部は内部に制御プログラム（Ｎ ＣＰ
： Ｎｅｔｗｏｒｋ ｃｏｎｔｒｏｌ ｐｒｏｇｒａｍ
）を備え、チャネルアダプタ及び回線アダプタの制御
を含めて通信制御処理装置の行う通信制御動作を全体的
に制御する。
制御処理装置間のデータ転送を制御し、回線アダプタは
、通信回線と、通信制御処理装置間のデータ送受信を制
御し、中央処理部は内部に制御プログラム（Ｎ ＣＰ
： Ｎｅｔｗｏｒｋ ｃｏｎｔｒｏｌ ｐｒｏｇｒａｍ
）を備え、チャネルアダプタ及び回線アダプタの制御
を含めて通信制御処理装置の行う通信制御動作を全体的
に制御する。
第５図は、回線アダプタの基本構成をブロック図で示し
たものである。
たものである。
第５図において、２００は回線アダプタ、３００は通信
制御処理装置内のシステムバスである。
制御処理装置内のシステムバスである。
回線アダプタ２００において、２１０は制御記憶で、回
線アダプタ２００の動作を制御する制御プログラム及び
データが格納される。
線アダプタ２００の動作を制御する制御プログラム及び
データが格納される。
２２０は回線走査部で、内部に複数の回線制御語メモリ
（ＬＣＷメモリ）２２１．〜２２１７を備え、回線走
査制御及び送受信文字の分解／組立等の制御を行う。Ｌ
ＣＷメモリ２２１．〜２２１７には送信チャネル用及び
受信チャネル用の各ＬＣＷメモリがあり、前者には送信
チャネル用の回線制御語（ＬＣＷ）が格納され、後者に
は受信チャネル用のＬＣＷが格納される。
（ＬＣＷメモリ）２２１．〜２２１７を備え、回線走
査制御及び送受信文字の分解／組立等の制御を行う。Ｌ
ＣＷメモリ２２１．〜２２１７には送信チャネル用及び
受信チャネル用の各ＬＣＷメモリがあり、前者には送信
チャネル用の回線制御語（ＬＣＷ）が格納され、後者に
は受信チャネル用のＬＣＷが格納される。
２３０は回線接続装置インタフェースで、通信回線との
インタフェース及び接続動作を行う。
インタフェース及び接続動作を行う。
２４０はシステムバス制御部で、システムバス３００と
回線アダプタ２００とのインタフェースを行い、中央処
理部（図示せず）との間のデータや制御ｉｎ報の転送を
制御する。
回線アダプタ２００とのインタフェースを行い、中央処
理部（図示せず）との間のデータや制御ｉｎ報の転送を
制御する。
２５０はプロセッサ（ＭＰＵ）で、制御記憶の制御プロ
グラムに制御されて、回線走査部２２０及びシステムバ
ス制御部２４０に対する制御を含めて回線アダプタ２２
０全体の動作を制御する。
グラムに制御されて、回線走査部２２０及びシステムバ
ス制御部２４０に対する制御を含めて回線アダプタ２２
０全体の動作を制御する。
従来の通信制御処理装置の回線アダプタにおいては、前
述の様に回線走査部内に送信チャネル用ＬＣＷと受信チ
ャネル用ＬＣＷとをそれぞれ別個のＬＣＷメモリ格納し
て、送信及び受信チャネルサービス時の回線走査制御を
行っていた。
述の様に回線走査部内に送信チャネル用ＬＣＷと受信チ
ャネル用ＬＣＷとをそれぞれ別個のＬＣＷメモリ格納し
て、送信及び受信チャネルサービス時の回線走査制御を
行っていた。
然しなから、送・受信チャネル用の各ＬＣＷメモリは半
導体チップ上に内蔵されていることから、その構成上Ｌ
ＣＷメモリの規模は小さく、小容量のものに制限されて
いるのが現状である。
導体チップ上に内蔵されていることから、その構成上Ｌ
ＣＷメモリの規模は小さく、小容量のものに制限されて
いるのが現状である。
この為、チャネル数を増加すると各ＬＣＷメモリの容量
は減り、ＬＣＷ内にセットされる回線制御語数が減少し
て回線走査制御機能が低下し、逆に回線制御語を増やし
回線走査機能を向上させようとすると、チャネル数を減
らさなければならなくなるという問題があった。
は減り、ＬＣＷ内にセットされる回線制御語数が減少し
て回線走査制御機能が低下し、逆に回線制御語を増やし
回線走査機能を向上させようとすると、チャネル数を減
らさなければならなくなるという問題があった。
本発明は、回線走査制御機能を低下させることなくＬＣ
Ｗメモリに格納されるＬＣＷ語数を減らし、制限された
容量の下においてＬＣＷメモリを効率的に使用出来る様
にした回線走査制御方式を提供することを目的とする。
Ｗメモリに格納されるＬＣＷ語数を減らし、制限された
容量の下においてＬＣＷメモリを効率的に使用出来る様
にした回線走査制御方式を提供することを目的とする。
従来の回線走査方式における前述の問題点を解決する為
に本発明が講じた手段を、第１図を参照して説明する。
に本発明が講じた手段を、第１図を参照して説明する。
第１図は、本発明の基本構成をブロック図で示したもの
である。
である。
第１図において、１００は回線アダプタの回線走査部で
、第５図の回線走査部２２０に対応し、回線走査制御を
行う。
、第５図の回線走査部２２０に対応し、回線走査制御を
行う。
１１０は送信及び受信チャネル用のＬＣＷが格納される
回線制御語メモリ手段（ＬＣＷメモリ手段）で、送信又
は受信チャネル用のＬＣＷと共に送信及び受信チャネル
用ＬＣＷとして共用されるＬＣＷが格納され、且つ送信
チャネル及び受信チャネルの両サービス期間においてア
クセス可能である共用回線制御語メモリ （共用ＬＣＷ
メモリ）を少くとも１個備えている。
回線制御語メモリ手段（ＬＣＷメモリ手段）で、送信又
は受信チャネル用のＬＣＷと共に送信及び受信チャネル
用ＬＣＷとして共用されるＬＣＷが格納され、且つ送信
チャネル及び受信チャネルの両サービス期間においてア
クセス可能である共用回線制御語メモリ （共用ＬＣＷ
メモリ）を少くとも１個備えている。
１２０は走査アドレス制御手段で、１つの回線に対する
スキャンサイクル中に該回線の送信チャネルアドレス、
受信チャネルアドレス及び次に走査される回線の受信チ
ャネルアドレスを発生する。
スキャンサイクル中に該回線の送信チャネルアドレス、
受信チャネルアドレス及び次に走査される回線の受信チ
ャネルアドレスを発生する。
１３０は回線走査制御手段で、スキャンサイクルの送信
チャネルサービス期間中は、スキャンアドレス制御手段
１２０の発生するアドレスによりＬＣＷメモリ手段１１
０内の送信チャネル用ＬＣＷメモリ及び共用ＬＣＷメモ
リをアクセスして送信回線走査制御を行い、受信チャネ
ルサービス期間中は、スキャンアドレス制御手段１２０
の発生するアドレスによりＬＣＷメモリ手段１１０内の
受信チャネル用ＬＣＷメモリ及び共用ＬＣＷメモリをア
クセスして受信回線走査制御を行う。
チャネルサービス期間中は、スキャンアドレス制御手段
１２０の発生するアドレスによりＬＣＷメモリ手段１１
０内の送信チャネル用ＬＣＷメモリ及び共用ＬＣＷメモ
リをアクセスして送信回線走査制御を行い、受信チャネ
ルサービス期間中は、スキャンアドレス制御手段１２０
の発生するアドレスによりＬＣＷメモリ手段１１０内の
受信チャネル用ＬＣＷメモリ及び共用ＬＣＷメモリをア
クセスして受信回線走査制御を行う。
回線走査制御手段１３０は、１つの回線のスキャンサイ
クル中において送信チャネルサービス及び受信チャネル
サービスを行う。
クル中において送信チャネルサービス及び受信チャネル
サービスを行う。
送信サービス期間中は、走査アドレス制御手段１２０の
発生するアドレスによりＬＣＷ走査１１Ｏ内の送信チャ
ネル用ＬＣＷ及び共用ＬＣＷメモリを参照しつつ送信回
線走査制御を行う。
発生するアドレスによりＬＣＷ走査１１Ｏ内の送信チャ
ネル用ＬＣＷ及び共用ＬＣＷメモリを参照しつつ送信回
線走査制御を行う。
受信サービス期間中は、走査アドレス制御手段１２０の
発生するアドレスによりＬＣＷ走査１１０内の受信チャ
ネル用ＬＣＷメモリ及び共用ＬＣＷメモリを参照して受
信回線走査制御を行う。
発生するアドレスによりＬＣＷ走査１１０内の受信チャ
ネル用ＬＣＷメモリ及び共用ＬＣＷメモリを参照して受
信回線走査制御を行う。
以上の様に、送信チャネルアドレス及び受信チャネルア
ドレスによってアクセス可能な共用ＬＣＷメモリを設け
、この共用ＬＣＷメモリ内に送信チャネルサービス期間
及び受信サービス期間において共通に使用されるＬＣＷ
を格納する様にしたので、共用ＬＣＷメモリに格納され
るＬＣＷの数だけ送信又は受信ＬＣＷメモリの一方に格
納されるＬＣＷの語数を減らすことが出来る。従って、
ＬＣＷメモリ装置１１０に格納されるＬＣＷの語数を減
らし、ＬＣＷメモリを効率的に使用することが出来る。
ドレスによってアクセス可能な共用ＬＣＷメモリを設け
、この共用ＬＣＷメモリ内に送信チャネルサービス期間
及び受信サービス期間において共通に使用されるＬＣＷ
を格納する様にしたので、共用ＬＣＷメモリに格納され
るＬＣＷの数だけ送信又は受信ＬＣＷメモリの一方に格
納されるＬＣＷの語数を減らすことが出来る。従って、
ＬＣＷメモリ装置１１０に格納されるＬＣＷの語数を減
らし、ＬＣＷメモリを効率的に使用することが出来る。
本発明の実施例を、第２図〜第４図を参照して説明する
。
。
第２図は本発明の一実施例の構成をブロック図で示した
ものであり、第３図は同実施例に用いられる共用ＬＣＷ
を含むＬＣＷメモリの説明図、第４図は、同実施例の全
二重スキャン動作時のタイムチャートである。
ものであり、第３図は同実施例に用いられる共用ＬＣＷ
を含むＬＣＷメモリの説明図、第４図は、同実施例の全
二重スキャン動作時のタイムチャートである。
（Ａ）実施例の構成
第２図において、回線走査部１００、回線制御語メモリ
手段（ＬＣＷメモリ手段）１１０、スキャンアドレス制
御手段１２０、回線走査制御手段１３０については、第
１図で説明した通りである。
手段（ＬＣＷメモリ手段）１１０、スキャンアドレス制
御手段１２０、回線走査制御手段１３０については、第
１図で説明した通りである。
ＬＣＷメモリ手段１１０において、１１１〜１１５は回
線制御語メモリ （ＬＣＷメモリ）で、送信チャネル用
又は受信チャネル用の回線制御語（ＬＣＷ）が格納され
る。
線制御語メモリ （ＬＣＷメモリ）で、送信チャネル用
又は受信チャネル用の回線制御語（ＬＣＷ）が格納され
る。
１１６〜１１８は共用回線制御語メモリ （共用ＬＣＷ
メモリ）で、送信又は受信チャネル用のＴ、ＣＷと共に
両者に共用されるＬＣＷが格納される。
メモリ）で、送信又は受信チャネル用のＴ、ＣＷと共に
両者に共用されるＬＣＷが格納される。
各共用ＬＣＷメモリ１１６〜１１８は、この実施例では
公知の２ポートランダムアクセスメモリ （２ボ一トＲ
ＡＭ）で構成される。
公知の２ポートランダムアクセスメモリ （２ボ一トＲ
ＡＭ）で構成される。
２ボ一トＲＡＭは２つのアドレス（Ａ系及びＢ系（Ｂ、
〜Ｂ２））でアクセス可能であり、アドレスＡの場合は
リード及びライトが可能であるが、アドレスＢの場合は
リードだけが可能なＲＡＭである。
〜Ｂ２））でアクセス可能であり、アドレスＡの場合は
リード及びライトが可能であるが、アドレスＢの場合は
リードだけが可能なＲＡＭである。
スキャンアドレス制御手段１２０は、図示しないスキャ
ンカウンタにより送信チャネルアドレスｎ、受信チャネ
ルアドレス（ｎ＋１）及び次に走査される回線の受信チ
ャネルアドレス（ｎ＋３）を発生する。これらの各アド
レスによりＬＣＷメモリ１１１〜１１５及び共用ＬＣＷ
メモリ１１６〜１１８をアクセスするＡ系アドレス（Ｌ
ＣＷアドレスＡ）、並びに共用ＬＣＷ１１６〜１１８を
アクセスするＢ系アドレス（ＬＣＷアドレス８０〜ＢＸ
）として用いられる。なお、ＬＣＷアドレスＡ、Ｂ、〜
Ｂｔは送信サービス期間、受信サービス期間等において
変化するので、各動作時におけるアドレス値を例えばＡ
（ｒｔ） 、Ａ （ｎ＋１）の様に括弧に入れて示
すことにする（なお、これらＬＣＷＡ 、Ｂ、〜Ｂ２に
ついては、後記の（Ｂ）実施例の動作の項において詳細
に説明する）。
ンカウンタにより送信チャネルアドレスｎ、受信チャネ
ルアドレス（ｎ＋１）及び次に走査される回線の受信チ
ャネルアドレス（ｎ＋３）を発生する。これらの各アド
レスによりＬＣＷメモリ１１１〜１１５及び共用ＬＣＷ
メモリ１１６〜１１８をアクセスするＡ系アドレス（Ｌ
ＣＷアドレスＡ）、並びに共用ＬＣＷ１１６〜１１８を
アクセスするＢ系アドレス（ＬＣＷアドレス８０〜ＢＸ
）として用いられる。なお、ＬＣＷアドレスＡ、Ｂ、〜
Ｂｔは送信サービス期間、受信サービス期間等において
変化するので、各動作時におけるアドレス値を例えばＡ
（ｒｔ） 、Ａ （ｎ＋１）の様に括弧に入れて示
すことにする（なお、これらＬＣＷＡ 、Ｂ、〜Ｂ２に
ついては、後記の（Ｂ）実施例の動作の項において詳細
に説明する）。
回線走査制御手段１３０において、１３１はデータイン
レジスタで、アダプタのプロセッサ（ＭＰＵ）又は制御
記憶（何れも図示せず）等からのデータ又はＬＣＷが内
部バスより転送されてセットされる。１３２はデータア
ウトレジスタで、ＭＰＵ又は制御記憶等に転送されるデ
ータ又はＬＣＷがセントされる。１３３は演算部で、デ
ータアウトレジスタ１３２、ＬＣＷメモリ手段１１０及
び外部の回線接続装置インタフェース（図示せず）から
転送されたデータ又は情報に基づいて演算を行い、その
結果を、処理内容に応じてデータアウトレジスタ１３２
、ＬＣＷメモリ手段１１０、又は回線接続装置インタフ
ェースに転送する。１３４は内部タイミング制御部で、
回線走査部１００内の各部分の行う動作を規定する内部
タイミング（Ｔ０〜ＴＩＩ等、第４図（ａ）参照）を発
生する。１３５及び１３６は、システムバス接続の為の
レシーバ及びドライバーである。
レジスタで、アダプタのプロセッサ（ＭＰＵ）又は制御
記憶（何れも図示せず）等からのデータ又はＬＣＷが内
部バスより転送されてセットされる。１３２はデータア
ウトレジスタで、ＭＰＵ又は制御記憶等に転送されるデ
ータ又はＬＣＷがセントされる。１３３は演算部で、デ
ータアウトレジスタ１３２、ＬＣＷメモリ手段１１０及
び外部の回線接続装置インタフェース（図示せず）から
転送されたデータ又は情報に基づいて演算を行い、その
結果を、処理内容に応じてデータアウトレジスタ１３２
、ＬＣＷメモリ手段１１０、又は回線接続装置インタフ
ェースに転送する。１３４は内部タイミング制御部で、
回線走査部１００内の各部分の行う動作を規定する内部
タイミング（Ｔ０〜ＴＩＩ等、第４図（ａ）参照）を発
生する。１３５及び１３６は、システムバス接続の為の
レシーバ及びドライバーである。
次に、共用ＬＣＷメモリ （１１６〜１１８）の具体例
を、第３図により説明する。
を、第３図により説明する。
第３図（Ａ）は送信用ＬＣＷと共に共用ＬＣＷが格納さ
れる共用ＬＣＷを含むＬＣＷメモリの一例を示したもの
で、領域１に格納されている同期パターンのデータがＬ
ＣＷアドレスＡ及びＬＣＷアドレスＢ０によってアクセ
スされ、送信チャネル及び受信チャネルの両サービス期
間中に利用される。
れる共用ＬＣＷを含むＬＣＷメモリの一例を示したもの
で、領域１に格納されている同期パターンのデータがＬ
ＣＷアドレスＡ及びＬＣＷアドレスＢ０によってアクセ
スされ、送信チャネル及び受信チャネルの両サービス期
間中に利用される。
第３図（Ｂ）は受信用ＬＣＷと共に共用ＬＣＷが格納さ
れる共用ＬＣＷを含むＬＣＷメモリの一例を示したもの
で、領域３にあるモデム制御１のデータがＬＣＷアドレ
スＡ及びＬＣＷアドレスＢ＋によってアクセスされ、送
信チャネル及び受信チャネルの両サービス期間中に利用
される。
れる共用ＬＣＷを含むＬＣＷメモリの一例を示したもの
で、領域３にあるモデム制御１のデータがＬＣＷアドレ
スＡ及びＬＣＷアドレスＢ＋によってアクセスされ、送
信チャネル及び受信チャネルの両サービス期間中に利用
される。
（Ｂ）実施例の動作
実施例の動作を、第４図のタイムチャートを参照し、全
二重スキャン方式の場合を例にとって説明する。第４図
（ａ）において、Ｔ０〜Ｔｌ＋は内部タイミングを示し
たものである。
二重スキャン方式の場合を例にとって説明する。第４図
（ａ）において、Ｔ０〜Ｔｌ＋は内部タイミングを示し
たものである。
全二重スキャン方式においては、１つの回線スキャンサ
イクル（Ｔ０〜ＴＩＩ）は、プログラムサイクル（Ｔ０
〜Ｔ：ｌ）及びスキャンサイクル（Ｔ４〜Ｔ１１）に分
けられ、スキャンサイクルは、更に送信チャネルサービ
スが行われる送信サイクル（Ｔ４〜Ｔ７）と受信チャネ
ルサービスが行われる受信サイクル（Ｔ８〜Ｔ１１）に
分けられる（第４図（ａ） 、 （ｂ））。
イクル（Ｔ０〜ＴＩＩ）は、プログラムサイクル（Ｔ０
〜Ｔ：ｌ）及びスキャンサイクル（Ｔ４〜Ｔ１１）に分
けられ、スキャンサイクルは、更に送信チャネルサービ
スが行われる送信サイクル（Ｔ４〜Ｔ７）と受信チャネ
ルサービスが行われる受信サイクル（Ｔ８〜Ｔ１１）に
分けられる（第４図（ａ） 、 （ｂ））。
このスキャンサイクルにおいてスキャンカウンタは最初
ｎであり、このｎを図示しないスキャンアドレスにセッ
トすると次スキャンサイクルには（ｎ＋２）にカウント
アツプする。スキャンアドレスレジスタは、走査サイク
ル中このｎの値をスキャンアドレスとして保持する（第
４図（ｃ） 、 （ｄ））。
ｎであり、このｎを図示しないスキャンアドレスにセッ
トすると次スキャンサイクルには（ｎ＋２）にカウント
アツプする。スキャンアドレスレジスタは、走査サイク
ル中このｎの値をスキャンアドレスとして保持する（第
４図（ｃ） 、 （ｄ））。
又、共用ＬＣＷメモリ１１６（ＬＣＷアドレスはＡ及び
ＢＯ）及び１１７（ＬＣＷアドレスはＡ及びＢｔ）には
受信用ＬＣＷと共に共用ＬＣＷが格納され（第３図（Ｂ
）参照）、共用ＬＣＷメモリ１１５（ＬＣＷアドレスは
Ａ及びＢｌ）には送信用ＬＣＷと共に共用ＬＣＷが格納
されているものとする（第３図（Ａ）参照）。以下、各
サイクルにおける動作に分けて説明する。
ＢＯ）及び１１７（ＬＣＷアドレスはＡ及びＢｔ）には
受信用ＬＣＷと共に共用ＬＣＷが格納され（第３図（Ｂ
）参照）、共用ＬＣＷメモリ１１５（ＬＣＷアドレスは
Ａ及びＢｌ）には送信用ＬＣＷと共に共用ＬＣＷが格納
されているものとする（第３図（Ａ）参照）。以下、各
サイクルにおける動作に分けて説明する。
（Ｂ−１）プログラムサイクルにおける動作プログラム
サイクル（Ｔ０〜Ｔ、）においては、回線アダプタのＭ
ＰＵよりＬＣＷメモリ装置１１０内のＬＣＷメモリに対
するアクセスが行われる。
サイクル（Ｔ０〜Ｔ、）においては、回線アダプタのＭ
ＰＵよりＬＣＷメモリ装置１１０内のＬＣＷメモリに対
するアクセスが行われる。
ＭＰｔＪ及び回線走査制御手段１３０は、このプログラ
ムサイクル中のリードサイクルＲにおいて所望アドレス
（ｍ）のＬＣＷメモリ領域のＬＣＷの読取り処理を行い
、ライトサイクルＷにおいて所望アドレスｍのＬＣＷメ
モリ領域に回線走査部１００に対するＬＣＷの書込み処
理を行う。ＬＣＷメそり領域をアクセスするＬＣＷアド
レスＡ（ｍ）は、スキャンアドレス制御部１２０によっ
て供給される。
ムサイクル中のリードサイクルＲにおいて所望アドレス
（ｍ）のＬＣＷメモリ領域のＬＣＷの読取り処理を行い
、ライトサイクルＷにおいて所望アドレスｍのＬＣＷメ
モリ領域に回線走査部１００に対するＬＣＷの書込み処
理を行う。ＬＣＷメそり領域をアクセスするＬＣＷアド
レスＡ（ｍ）は、スキャンアドレス制御部１２０によっ
て供給される。
（Ｂ−２）送信サイクルにおける動作
送信サイクル（Ｔ４〜Ｔ？）においては、送信チャネル
サービスが行われる。送信サイクル中は、スキャンカウ
ンタは（ｎ ＋ ２）にセットされ、スキャンアドレス
やレジスタはスキャンアドレスｎを保持する（第４図（
ｃ） 、 （ｄ））。更にスキャンアドレス制御手段１
２０は、ＬＣＷアドレスＡとしてｎを発生し、ＬＣＷア
ドレスＢｏとしてｎ、、Ｂ。
サービスが行われる。送信サイクル中は、スキャンカウ
ンタは（ｎ ＋ ２）にセットされ、スキャンアドレス
やレジスタはスキャンアドレスｎを保持する（第４図（
ｃ） 、 （ｄ））。更にスキャンアドレス制御手段１
２０は、ＬＣＷアドレスＡとしてｎを発生し、ＬＣＷア
ドレスＢｏとしてｎ、、Ｂ。
及びＢ２として（ｎ＋１）を発生する（第４図（ｇｌ〜
（１））。
（１））。
送信サイクル中のリードサイクルＲにおいて、演算部１
３３は、ＬＣＷアドレスＡ （ｎ）によって所望の送信
用のＬＣＷメモリをアクセスすると共に、ＬＣＷアドレ
スＢ＋ （ｎ ＋１）によって共用ＬＣＷメモリ１１
７をアクセスする（第４図＋２）〜（ｊ））。
３３は、ＬＣＷアドレスＡ （ｎ）によって所望の送信
用のＬＣＷメモリをアクセスすると共に、ＬＣＷアドレ
スＢ＋ （ｎ ＋１）によって共用ＬＣＷメモリ１１
７をアクセスする（第４図＋２）〜（ｊ））。
共用ＬＣＷメモリ１１７は第３図（Ｂ）の様な構成にな
っており、そのモデム制御１の内容を読み取り、モデム
ステータスの変化、例えばモデム側から送られた送信可
信号Ｃ８がオフからオンになったことを検出することに
より、送信スタートを行わせる指示を作成する。この送
信スタート指示により、内部タイミングＴ６及びＴ、に
おいて回線データアウト情報が回線接続装置インタフェ
ースへ転送される（第４図（ａ）、（ロ）、（ｎｌ）。
っており、そのモデム制御１の内容を読み取り、モデム
ステータスの変化、例えばモデム側から送られた送信可
信号Ｃ８がオフからオンになったことを検出することに
より、送信スタートを行わせる指示を作成する。この送
信スタート指示により、内部タイミングＴ６及びＴ、に
おいて回線データアウト情報が回線接続装置インタフェ
ースへ転送される（第４図（ａ）、（ロ）、（ｎｌ）。
（Ｂ −３）受信サイクルにおける動作受信サイクル（
Ｔ、〜Ｔ ＋ ＋ ）においては、受信チャネルサービ
スが行われる。受信サイクル中は、スキャンカウンタは
（ｎ＋２）にセットされ、スキャンアドレスレジスタは
スキャンアドレスｎを保持する（第４図［Ｃ） 、 （
ｄ））。更にスキャンアドレス制御部１２０は、ＬＣＷ
アドレスＡとして（ｎ＋１）を発生し、ＬＣＷアドレス
Ｂ０としてｎ。
Ｔ、〜Ｔ ＋ ＋ ）においては、受信チャネルサービ
スが行われる。受信サイクル中は、スキャンカウンタは
（ｎ＋２）にセットされ、スキャンアドレスレジスタは
スキャンアドレスｎを保持する（第４図［Ｃ） 、 （
ｄ））。更にスキャンアドレス制御部１２０は、ＬＣＷ
アドレスＡとして（ｎ＋１）を発生し、ＬＣＷアドレス
Ｂ０としてｎ。
Ｂ１として（ｎ＋１） 、Ｂｚとして（ｎ＋３）をそれ
ぞれ発生する（第４図（ａ〜（１））。
ぞれ発生する（第４図（ａ〜（１））。
送信サイクル中のリードサイクルＲにおいて、演算部１
３３は、ＬＣＷアドレスＡ（ｎ＋１）によって所望の受
信用のＬＣＷメモリをアクセスすると共に、ＬＣＷアド
レスＢ（１（ｎ）によって共用ＬＣＷメモリ１１６をア
クセスする（第４図ｆｅ）〜（」））。
３３は、ＬＣＷアドレスＡ（ｎ＋１）によって所望の受
信用のＬＣＷメモリをアクセスすると共に、ＬＣＷアド
レスＢ（１（ｎ）によって共用ＬＣＷメモリ１１６をア
クセスする（第４図ｆｅ）〜（」））。
共用ＬＣＷメモリ１１６は第３図（Ａ）の様な構成にな
っており、領域１に同期パターンが格納されている。
っており、領域１に同期パターンが格納されている。
Ｂ Ｓ Ｃ（Ｂｉｎａｒｙ ５ｙｎｃｈｒｏｎｏｕｓ
ｃｏｍｍｕｎｉｃａｔｉｏｎ）手順においては、受信デ
ータの同期パターンを監視する為の基準となる同期パタ
ーンが必要であるが、この基準となる同期パターンは、
共用ＬＣＷメモリ１１６の同期パターンを読み出すこと
により得られる。なお、この同期パターンは、送信チャ
ネルサービス時には、送信データ中に組入れられるもの
である。
ｃｏｍｍｕｎｉｃａｔｉｏｎ）手順においては、受信デ
ータの同期パターンを監視する為の基準となる同期パタ
ーンが必要であるが、この基準となる同期パターンは、
共用ＬＣＷメモリ１１６の同期パターンを読み出すこと
により得られる。なお、この同期パターンは、送信チャ
ネルサービス時には、送信データ中に組入れられるもの
である。
又、演算部１３３はＬＣＷアドレスＢｚ（ｎ＋３）によ
り共用ＬＣＷメモリ１１８をアクセスし、その物理回線
アドレス領域（第３図（Ｂ）参照）に格納されている物
理アドレス、即ち次の回線走査の対象となる回線アドレ
ス（Ｎ＋３）を読み取り、回線アドレスレジスタ（図示
せず）にセットする。この回線アドレス（′Ｎ＋３）は
、内部タイミングＴ１゜及びＴｌ＋において回線接続装
置インタフェースへ転送される（第４図（ｋ１〜（１）
）。なお、回線アドレスレジスタに格納されている現在
の回線スキャンサイクルにおける回線アドレス（Ｎ＋１
）は、前回のスキャンサイクルの内部タイミング（Ｔ、
。 、’ｒ、１′）においてセットされたものである。
り共用ＬＣＷメモリ１１８をアクセスし、その物理回線
アドレス領域（第３図（Ｂ）参照）に格納されている物
理アドレス、即ち次の回線走査の対象となる回線アドレ
ス（Ｎ＋３）を読み取り、回線アドレスレジスタ（図示
せず）にセットする。この回線アドレス（′Ｎ＋３）は
、内部タイミングＴ１゜及びＴｌ＋において回線接続装
置インタフェースへ転送される（第４図（ｋ１〜（１）
）。なお、回線アドレスレジスタに格納されている現在
の回線スキャンサイクルにおける回線アドレス（Ｎ＋１
）は、前回のスキャンサイクルの内部タイミング（Ｔ、
。 、’ｒ、１′）においてセットされたものである。
回線接続装置インタフェースは、この回線アドレス（Ｎ
＋３）を受けると、次の回線をスキャンする動作を開始
する。
＋３）を受けると、次の回線をスキャンする動作を開始
する。
以上、全二重スキャン方式の場合の実施例について説明
したが、本発明はこの実施例に限定されるものではなく
、半二重スキャン方式の場合にも用いられるものである
。
したが、本発明はこの実施例に限定されるものではなく
、半二重スキャン方式の場合にも用いられるものである
。
以上説明した様に、本発明によれば、次の諸効果が得ら
れる。
れる。
（イ）回線制御語ＬＣＷを送信及び受信チャネルの各サ
ービス期間中に共用することにより回線走査制御機能を
低下させることなく回線制御語の語数を減少させること
が出来る。
ービス期間中に共用することにより回線走査制御機能を
低下させることなく回線制御語の語数を減少させること
が出来る。
（ロ）前記（イ）により、同じ回線制御語数の場合は回
線制御語メモリの容量を減少させることが出来、回線制
御語メモリの容量が同じ場合は、チャネル数を増加させ
たり又は回線制御語数を増やして回線制御機能を向上さ
せることが出来る。
線制御語メモリの容量を減少させることが出来、回線制
御語メモリの容量が同じ場合は、チャネル数を増加させ
たり又は回線制御語数を増やして回線制御機能を向上さ
せることが出来る。
第１図・・・本発明の基本構成の説明図、第２図・・・
本発明の一実施例の構成の説明図、第３図・・・同実施
例に用いられる共用回線制御語を含む回線制御語メモリ
の説明図、 第４図・・・同実施例の全二重スキャン動作時のタイム
チャート、 第５図・・・回線アダプタの基本構成の説明図。 第１図及び第２図において、 １００・・・回線走査部、１１０・・・回線制御語（Ｌ
ＣＷ）メモリ手段、１２０・・・スキャンアドレス制御
手段、１３０・・・回線走査制御手段。
本発明の一実施例の構成の説明図、第３図・・・同実施
例に用いられる共用回線制御語を含む回線制御語メモリ
の説明図、 第４図・・・同実施例の全二重スキャン動作時のタイム
チャート、 第５図・・・回線アダプタの基本構成の説明図。 第１図及び第２図において、 １００・・・回線走査部、１１０・・・回線制御語（Ｌ
ＣＷ）メモリ手段、１２０・・・スキャンアドレス制御
手段、１３０・・・回線走査制御手段。
Claims (2)
- （１）通信制御処理装置に設けられた回線アダプタの回
線走査制御方式において、 （ａ）送信チャネル用又は受信チャネル用の回線制御語
と共に送信及び受信チャネル用回線制御語として共用さ
れる回線制御語が格納され、且つ送信チャネル及び受信
チャネルの両サービス期間においてアクセス可能である
共用回線制御語メモリを少くとも１個備えた送信及び受
信チャネル回線制御語格納用の回線制御語メモリ手段（
１１０）と、 （ｂ）１つの回線に対するスキャンサイクル中に、該回
線の送信チャネルアドレス、受信チャネルアドレス及び
次に走査される回線の受信チャネルアドレスを発生する
スキャンアドレス制御手段（１２０）と、 （ｃ）スキャンサイクルの送信チャネルサービス期間中
は、スキャンアドレス制御手段（１２０）の発生する前
記アドレスにより回線制御語メモリ手段（１１０）内の
送信チャネル用回線語メモリ及び共用回線制御語メモリ
をアクセスして送信回線走査制御を行い、受信チャネル
サービス期間中は、スキャンアドレス制御手段（１２０
）の発生する前記アドレスにより回線制御語メモリ手段
（１１０）内の受信チャネル用回線制御語メモリ及び共
用回線制御語メモリをアクセスして受信回線走査制御を
行う回線走査制御手段（１３０）、 を備えたことを特徴とする回線走査制御方式。 - （２）共用回線制御語メモリが、２ポート・ランダムア
クセスメモリで構成されていることを特徴とする特許請
求の範囲第１項記載の回線走査制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046372A JPS62204642A (ja) | 1986-03-05 | 1986-03-05 | 回線走査制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046372A JPS62204642A (ja) | 1986-03-05 | 1986-03-05 | 回線走査制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204642A true JPS62204642A (ja) | 1987-09-09 |
| JPH0362341B2 JPH0362341B2 (ja) | 1991-09-25 |
Family
ID=12745316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61046372A Granted JPS62204642A (ja) | 1986-03-05 | 1986-03-05 | 回線走査制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204642A (ja) |
-
1986
- 1986-03-05 JP JP61046372A patent/JPS62204642A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0362341B2 (ja) | 1991-09-25 |
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