JPH0362341B2 - - Google Patents
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- Publication number
- JPH0362341B2 JPH0362341B2 JP61046372A JP4637286A JPH0362341B2 JP H0362341 B2 JPH0362341 B2 JP H0362341B2 JP 61046372 A JP61046372 A JP 61046372A JP 4637286 A JP4637286 A JP 4637286A JP H0362341 B2 JPH0362341 B2 JP H0362341B2
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- JP
- Japan
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- line
- lcw
- address
- control
- memory
- Prior art date
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Description
【発明の詳細な説明】
〔概要〕
通信制御処理装置の回線走査制御方式におい
て、送信及び受信チヤネル用として共用される回
線制御語（LCW）が格納される共用LCWメモリ
を設け、送信チヤネル及び受信チヤネルの各サー
ビス期間中にそれぞれの送信用及び受信用の
LCWメモリと共に共用LCWメモリも参照して送
信及び受信回線走査制御を行う。これにより、
LCWの語数を減らしてLCWメモリを効率的に使
用することが出来る。
て、送信及び受信チヤネル用として共用される回
線制御語（LCW）が格納される共用LCWメモリ
を設け、送信チヤネル及び受信チヤネルの各サー
ビス期間中にそれぞれの送信用及び受信用の
LCWメモリと共に共用LCWメモリも参照して送
信及び受信回線走査制御を行う。これにより、
LCWの語数を減らしてLCWメモリを効率的に使
用することが出来る。
本発明は、通信制御処理装置に設けられた回線
アダプタにおける回線走査制御方式、特に回線走
査制御機能を低下させることなく回線制御語メモ
リに格納される回線制御語の語数を減らし、回線
制御語メモリを効率良く出来る様にした回線走査
制御方式に関する。
アダプタにおける回線走査制御方式、特に回線走
査制御機能を低下させることなく回線制御語メモ
リに格納される回線制御語の語数を減らし、回線
制御語メモリを効率良く出来る様にした回線走査
制御方式に関する。
通信制御処理装置は通信回線とホストプロセツ
サ間に介在し、内部にチヤネルアダプタ、回線ア
ダプタ、中央処理部等を備え、通信回線に接続さ
れる他の計算機システムや端末装置等とホストプ
ロセツサ間でデータ伝送を行う際に必要な制御を
行つている。
サ間に介在し、内部にチヤネルアダプタ、回線ア
ダプタ、中央処理部等を備え、通信回線に接続さ
れる他の計算機システムや端末装置等とホストプ
ロセツサ間でデータ伝送を行う際に必要な制御を
行つている。
その際、チヤネルアダプタは、ホストプロセツ
サと通信制御処理装置間のデータ転送を制御し、
回線アダプタは、通信回線と、通信制御処理装置
間のデータ送受信を制御し、中央処理部は内部に
制御プログラム（NCP：Network control
program）を備え、チヤネルアダプタ及び回線ア
ダプタの制御を含めて通信制御処理装置の行う通
信制御動作を全体的に制御する。
サと通信制御処理装置間のデータ転送を制御し、
回線アダプタは、通信回線と、通信制御処理装置
間のデータ送受信を制御し、中央処理部は内部に
制御プログラム（NCP：Network control
program）を備え、チヤネルアダプタ及び回線ア
ダプタの制御を含めて通信制御処理装置の行う通
信制御動作を全体的に制御する。
第５図は、回線アダプタの基本構成をブロツク
図で示したものである。
図で示したものである。
第５図において、２００は回線アダプタ、３０
０は通信制御処理装置内のシステムバスである。
０は通信制御処理装置内のシステムバスである。
回線アダプタ２００において、２１０は制御記
憶で、回線アダプタ２００の動作を制御する制御
プログラム及びデータが格納される。
憶で、回線アダプタ２００の動作を制御する制御
プログラム及びデータが格納される。
２２０は回線走査部で、内部に複数の回線制御
語メモリ（LCWメモリ）２２１1〜２２１oを備
え、回線走査制御及び送受信文字の分解／組立等
の制御を行う。LCWメモリ２２１1〜２２１oに
は送信チヤネル用及び受信チヤネル用の各LCW
メモリがあり、前者には送信チヤネル用の回線制
御語（LCW）が格納され、後者には受信チヤネ
ル用のLCWが格納される。
語メモリ（LCWメモリ）２２１1〜２２１oを備
え、回線走査制御及び送受信文字の分解／組立等
の制御を行う。LCWメモリ２２１1〜２２１oに
は送信チヤネル用及び受信チヤネル用の各LCW
メモリがあり、前者には送信チヤネル用の回線制
御語（LCW）が格納され、後者には受信チヤネ
ル用のLCWが格納される。
２３０は回線接続装置インタフエースで、通信
回線とのインタフエース及び接続動作を行う。
回線とのインタフエース及び接続動作を行う。
２４０はシステムバス制御部で、システムバス
３００と回線アダプタ２００とのインタフエース
を行い、中央処理部（図示せず）との間のデータ
や制御情報の転送を制御する。
３００と回線アダプタ２００とのインタフエース
を行い、中央処理部（図示せず）との間のデータ
や制御情報の転送を制御する。
２５０はプロセツサ（MPU）で、制御記憶の
制御プログラムに制御されて、回線走査部２２０
及びシステムバス制御部２４０に対する制御を含
めて回線アダプタ２２０全体の動作を制御する。
制御プログラムに制御されて、回線走査部２２０
及びシステムバス制御部２４０に対する制御を含
めて回線アダプタ２２０全体の動作を制御する。
従来の通信制御処理装置の回線アダプタにおい
ては、前述の様に回線走査部内に送信チヤネル用
LCWと受信チヤネル用LCWとをそれぞれ別個の
LCWメモリ格納して、送信及び受信チヤネルサ
ービス時の回線走査制御を行つていた。
ては、前述の様に回線走査部内に送信チヤネル用
LCWと受信チヤネル用LCWとをそれぞれ別個の
LCWメモリ格納して、送信及び受信チヤネルサ
ービス時の回線走査制御を行つていた。
然しながら、送・受信チヤネル用の各LCWメ
モリは半導体チツプ上に内蔵されていることか
ら、その構成上LCWメモリの規模は小さく、小
容量のものに制限されているのが現状である。
モリは半導体チツプ上に内蔵されていることか
ら、その構成上LCWメモリの規模は小さく、小
容量のものに制限されているのが現状である。
この為、チヤネル数を増加すると各LCWメモ
リの容量は減り、LCW内にセツトされる回線制
御語数が減少して回線走査制御機能が低下し、逆
に回線制御語を増やし回線走査機能を向上させよ
うとすると、チヤネル数が減らさなければならな
くなるという問題があつた 本発明は、回線走査制御機能を低下させること
なくLCWメモリに格納されるLCW語数を減ら
し、制限された容量の下においてLCWメモリを
効率的に使用出来る様にした回線走査制御方式を
提供することを目的とする。
リの容量は減り、LCW内にセツトされる回線制
御語数が減少して回線走査制御機能が低下し、逆
に回線制御語を増やし回線走査機能を向上させよ
うとすると、チヤネル数が減らさなければならな
くなるという問題があつた 本発明は、回線走査制御機能を低下させること
なくLCWメモリに格納されるLCW語数を減ら
し、制限された容量の下においてLCWメモリを
効率的に使用出来る様にした回線走査制御方式を
提供することを目的とする。
従来の回線走査方式における前述の問題点を解
決する為に本発明が講じた手段を、第１図を参照
して説明する。
決する為に本発明が講じた手段を、第１図を参照
して説明する。
第１図は、本発明の基本構成をブロツク図で示
したものである。
したものである。
第１図において、１００は回線アダプタの回線
走査部で、第５図の回線走査部２２０に対応し、
回線走査制御を行う。
走査部で、第５図の回線走査部２２０に対応し、
回線走査制御を行う。
１１０は送信及び受信チヤネル用のLCWが格
納される回線制御語メモリ手段（LCWメモリ手
段）で、送信又は受信チヤネル用のLCWと共に
送信及び受信チヤネル用LCWとして共用される
LCWが格納され、且つ送信チヤネル及び受信チ
ヤネルの両サービス期間においてアクセス可能で
ある共用回線制御語メモリ（共用LCWメモリ）
を少なくとも１個備えている。
納される回線制御語メモリ手段（LCWメモリ手
段）で、送信又は受信チヤネル用のLCWと共に
送信及び受信チヤネル用LCWとして共用される
LCWが格納され、且つ送信チヤネル及び受信チ
ヤネルの両サービス期間においてアクセス可能で
ある共用回線制御語メモリ（共用LCWメモリ）
を少なくとも１個備えている。
１２０は走査アドレス制御手段で、１つの回線
に対するスキヤンサイクル中に該回線の送信チヤ
ネルアドレス、受信チヤネルアドレス及び次に走
査させる回線の受信チヤネルアドレスを発生す
る。
に対するスキヤンサイクル中に該回線の送信チヤ
ネルアドレス、受信チヤネルアドレス及び次に走
査させる回線の受信チヤネルアドレスを発生す
る。
１３０は回線走査制御手段で、スキヤンサイク
ルの送信チヤネルサービス期間中、スキヤンアド
レス制御手段１２０の発生するアドレスにより
LCWメモリ手段１１０内の送信チヤネル用ICW
メモリ及び共用LCWメモリをアクセスして送信
回線走査制御を行い、受信チヤネルサービス期間
中は、スキヤンアドレス制御手段１２０の発生す
るアドレスによりLCWメモリ手段１１０内の受
信チヤネル用LCWメモリ及び共用LCWメモリを
アクセスして受信回路走査制御を行う。
ルの送信チヤネルサービス期間中、スキヤンアド
レス制御手段１２０の発生するアドレスにより
LCWメモリ手段１１０内の送信チヤネル用ICW
メモリ及び共用LCWメモリをアクセスして送信
回線走査制御を行い、受信チヤネルサービス期間
中は、スキヤンアドレス制御手段１２０の発生す
るアドレスによりLCWメモリ手段１１０内の受
信チヤネル用LCWメモリ及び共用LCWメモリを
アクセスして受信回路走査制御を行う。
回線走査制御手段１３０は、１つの回線のスキ
ヤンサイクル中おいて送信チヤネルサービス及び
受信チヤネルサービスを行う。
ヤンサイクル中おいて送信チヤネルサービス及び
受信チヤネルサービスを行う。
送信サービス期間中は、走査アドレス制御手段
１２０の発生するアドレスによりLWM走査１１
０内の送信チヤネル用LCW及び共用LCWメモリ
を参照しつつ送信回線走査制御を行う。
１２０の発生するアドレスによりLWM走査１１
０内の送信チヤネル用LCW及び共用LCWメモリ
を参照しつつ送信回線走査制御を行う。
受信サービス期間中は、走査アドレス制御手段
１２０の発生するアドレスによりLCW考査１１
０内の受信チヤネル用LCWメモリ及び共用LCW
メモリを参照して受信回線走査制御を行う。
１２０の発生するアドレスによりLCW考査１１
０内の受信チヤネル用LCWメモリ及び共用LCW
メモリを参照して受信回線走査制御を行う。
以上の様に、送信チヤネルアドレス及び受信チ
ヤネルアドレスによつてアクセス可能な共用
LCWメモリを設け、この共用LCWメモリ内に送
信チヤネルサービス期間及び受信サービス期間に
おいて共通に使用されるLCWを格納する様にし
たので、共用LCWメモリに格納されるLCWの数
だけ送信又は受信LCWメモリの一方に格納され
るLCWの語数を減らすことが出来る。従つて、
LCWメモリ装置１１０に格納されるLCWの語数
を減らし、LCWメモリを効率的に使用すること
が出来る。
ヤネルアドレスによつてアクセス可能な共用
LCWメモリを設け、この共用LCWメモリ内に送
信チヤネルサービス期間及び受信サービス期間に
おいて共通に使用されるLCWを格納する様にし
たので、共用LCWメモリに格納されるLCWの数
だけ送信又は受信LCWメモリの一方に格納され
るLCWの語数を減らすことが出来る。従つて、
LCWメモリ装置１１０に格納されるLCWの語数
を減らし、LCWメモリを効率的に使用すること
が出来る。
本発明の実施例を、第２図〜第４図を参照して
説明する。
説明する。
第２図は本発明の一実施例の構成をブロツク図
で示したものであり、第３図は同実施例に用いら
れる共用LCWを含むLCWメモリの説明図、第４
図は、同実施例の全二重スキヤン動作時のタイム
チヤートである。
で示したものであり、第３図は同実施例に用いら
れる共用LCWを含むLCWメモリの説明図、第４
図は、同実施例の全二重スキヤン動作時のタイム
チヤートである。
(A) 実施例の構成
第２図において、回線走査部１００、回線制
御語メモリ手段（LCWメモリ手段）１１０、
スキヤンアドレス制御手段１２０、回線走査制
御手段１３０については、第１図で説明した通
りである。
御語メモリ手段（LCWメモリ手段）１１０、
スキヤンアドレス制御手段１２０、回線走査制
御手段１３０については、第１図で説明した通
りである。
LCWメモリ手段１１０において、１１１〜
１１５は回線制御語メモリ（LCWメモリ）で、
送信チヤネル用又は受信チヤネル用の回路制御
語（LCW）が格納される。
１１５は回線制御語メモリ（LCWメモリ）で、
送信チヤネル用又は受信チヤネル用の回路制御
語（LCW）が格納される。
１１６〜１１８は共用回線制御語メモリ（共
用LCWメモリ）で、送信又は受信チヤネル用
のLCWと共に両者に共用されるLCWが格納さ
れる。各共用LCWメモリ１１６〜１１８は、
この実施例では公知の２ポートランダムアクセ
スメモリ（２ポートRAM）で構成される。
用LCWメモリ）で、送信又は受信チヤネル用
のLCWと共に両者に共用されるLCWが格納さ
れる。各共用LCWメモリ１１６〜１１８は、
この実施例では公知の２ポートランダムアクセ
スメモリ（２ポートRAM）で構成される。
２ポートRAMは２つのアドレス（Ａ系及び
Ｂ系（B0〜B2））でアクセス可能であり、アド
レスＡの場合はリード及びライトが可能である
が、アドレスＢの場合はリードだけが可能な
RAMである。
Ｂ系（B0〜B2））でアクセス可能であり、アド
レスＡの場合はリード及びライトが可能である
が、アドレスＢの場合はリードだけが可能な
RAMである。
スキヤンアドレス制御手段１２０は、図示し
ないスキヤンカウンタにより送信チヤネルアド
レスｎ、受信チヤネルアドレス（ｎ＋１）及び
次に走査される回線の受信チヤネルアドレス
（ｎ＋３）を発生する。これらの各アドレスに
よりLCWメモリ１１１〜１１５及び共用LCW
メモリ１１６〜１１８をアクセスするＡ系アド
レス（LCWアドレスＡ）、並びに共用LCW１
１６〜１１８をアクセスするＢ系アドレス
（LCWアドレスB0〜B2）として用いられる。
なお、LCWアドレスＡ、B0〜B2は送信サービ
ス期間、受信サービス期間等において変化する
ので、各動作時におけるアドレス値を例えばＡ
(n)、Ａ（ｎ＋１）の様に括弧に入れて示すこと
にする（なお、これらLCWA、B0〜B2につい
ては、後記の(B)実施例の動作の項において詳細
に説明する）。
ないスキヤンカウンタにより送信チヤネルアド
レスｎ、受信チヤネルアドレス（ｎ＋１）及び
次に走査される回線の受信チヤネルアドレス
（ｎ＋３）を発生する。これらの各アドレスに
よりLCWメモリ１１１〜１１５及び共用LCW
メモリ１１６〜１１８をアクセスするＡ系アド
レス（LCWアドレスＡ）、並びに共用LCW１
１６〜１１８をアクセスするＢ系アドレス
（LCWアドレスB0〜B2）として用いられる。
なお、LCWアドレスＡ、B0〜B2は送信サービ
ス期間、受信サービス期間等において変化する
ので、各動作時におけるアドレス値を例えばＡ
(n)、Ａ（ｎ＋１）の様に括弧に入れて示すこと
にする（なお、これらLCWA、B0〜B2につい
ては、後記の(B)実施例の動作の項において詳細
に説明する）。
回線走査制御手段１３０において、１３１は
データインレジスタで、アダプタのプロセツサ
（MPU）又は制御記憶（何れも図示せず）等か
らのデータ又はLCWが内部バスより転送され
てセツトされる。１３２はデータアウトレジス
タで、MPUは制御記憶等に転送されるデータ
又はLCWがセツトされる。１３３は演算部で、
データアウトレジスタ１３２、LCWメモリ手
段１１０及び外部の回線接続装置インタフエー
ス（図示せず）から転送されたデータ又は情報
に基づいて演算を行い、その結果を、処理内容
に応じてデータアウトレジスタ１３２、LCW
メモリ手段１１０、又は回線接続装置インタフ
エースに転送する。１３４は内部タイミング制
御部で、回線走査部１００内の各部分の行う動
作を規定する内部タイミング（T0〜T11等、第
４図ａ参照）を発生する。１３５及び１３６
は、システムバス接続の為のレシーバ及びドラ
イバーである。
データインレジスタで、アダプタのプロセツサ
（MPU）又は制御記憶（何れも図示せず）等か
らのデータ又はLCWが内部バスより転送され
てセツトされる。１３２はデータアウトレジス
タで、MPUは制御記憶等に転送されるデータ
又はLCWがセツトされる。１３３は演算部で、
データアウトレジスタ１３２、LCWメモリ手
段１１０及び外部の回線接続装置インタフエー
ス（図示せず）から転送されたデータ又は情報
に基づいて演算を行い、その結果を、処理内容
に応じてデータアウトレジスタ１３２、LCW
メモリ手段１１０、又は回線接続装置インタフ
エースに転送する。１３４は内部タイミング制
御部で、回線走査部１００内の各部分の行う動
作を規定する内部タイミング（T0〜T11等、第
４図ａ参照）を発生する。１３５及び１３６
は、システムバス接続の為のレシーバ及びドラ
イバーである。
次に、共用LCWメモリ１１６〜１１８の具
体例を、第３図により説明する。
体例を、第３図により説明する。
第３図Ａは送信用LCWと共に共用LCWが格
納される共用LCWを含むLCWメモリの一例を
示したもので、領域１に格納されている同期パ
ターンのデータがLCWアドレスＡ及びLCWア
ドレスB0によつてアクセスされ、送信チヤネ
ル及び受信チヤネルの両サービス期間中に利用
される。
納される共用LCWを含むLCWメモリの一例を
示したもので、領域１に格納されている同期パ
ターンのデータがLCWアドレスＡ及びLCWア
ドレスB0によつてアクセスされ、送信チヤネ
ル及び受信チヤネルの両サービス期間中に利用
される。
第３図Ｂは受信用LCWと共に共通LCWが格
納される共用LCWを含むLCWメモリの一例を
示したもので、領域３にあるモデム制御１のデ
ータがLCWアドレス及びLCWアドレスB1によ
つてアクセスされ、送信チヤネル及び受信チヤ
ネルの両サービス期間中に利用される。
納される共用LCWを含むLCWメモリの一例を
示したもので、領域３にあるモデム制御１のデ
ータがLCWアドレス及びLCWアドレスB1によ
つてアクセスされ、送信チヤネル及び受信チヤ
ネルの両サービス期間中に利用される。
(B) 実施例の動作
実施例の動作を、第４図のタイムチヤートを
参照し、全二重スキヤン方式の場合を例にとつ
て説明する。第４図ａにおいて、T0〜T11は内
部タイミングを示したものである。
参照し、全二重スキヤン方式の場合を例にとつ
て説明する。第４図ａにおいて、T0〜T11は内
部タイミングを示したものである。
全二重スキヤン方式においては、１つの回線
スキヤンサイクル（T0〜T11）は、プログラム
サイクル（T0〜T3）及びスキヤンサイクル
（T4〜T11）に分けられ、スキヤンサイクルは、
更に送信チヤネルサービスが行われる送信サイ
クル（T4〜T7）と受信チヤネルサービスが行
われる受信サイクル（T8〜T11）に分けられる
（第４図ａ，ｂ）。
スキヤンサイクル（T0〜T11）は、プログラム
サイクル（T0〜T3）及びスキヤンサイクル
（T4〜T11）に分けられ、スキヤンサイクルは、
更に送信チヤネルサービスが行われる送信サイ
クル（T4〜T7）と受信チヤネルサービスが行
われる受信サイクル（T8〜T11）に分けられる
（第４図ａ，ｂ）。
このスキヤンサイクルにおいてスキヤンカウ
ンタは最初ｎであり、このｎを図示しないスキ
ヤンアドレスにセツトすると次スキヤンサイク
ルには（ｎ＋２）にカウントアツプする。スキ
ヤンアドレスレジスタは、走査サイクル中この
ｎの値をスキヤンアドレスとして保持する（第
４図ｃ，ｄ）。
ンタは最初ｎであり、このｎを図示しないスキ
ヤンアドレスにセツトすると次スキヤンサイク
ルには（ｎ＋２）にカウントアツプする。スキ
ヤンアドレスレジスタは、走査サイクル中この
ｎの値をスキヤンアドレスとして保持する（第
４図ｃ，ｄ）。
又、共用LCWメモリ１１６（LCWアドレス
はＡ及びB0）及び１１７（LCWアドレスはＡ
及びB3）には受信用LCWと共に共用LCWが格
納され（第３図Ｂ参照）、共用LCWメモリ１１
５（LCWアドレスはＡ及びB1）には送信用
LCWが格納されているものとする（第３図Ａ
参照）。以下、各サイクルにおける動作に分け
て説明する。
はＡ及びB0）及び１１７（LCWアドレスはＡ
及びB3）には受信用LCWと共に共用LCWが格
納され（第３図Ｂ参照）、共用LCWメモリ１１
５（LCWアドレスはＡ及びB1）には送信用
LCWが格納されているものとする（第３図Ａ
参照）。以下、各サイクルにおける動作に分け
て説明する。
(B‐1) プログラムサイクルにおける動作
プログラムサイクル（T0〜T3）において
は、回線アダプタのMPUよりLCWメモリ装
置１１０内のLCWメモリに対するアクセス
が行われる。
は、回線アダプタのMPUよりLCWメモリ装
置１１０内のLCWメモリに対するアクセス
が行われる。
MPU及び回線走査制御手段１３０は、こ
のプログラムサイクル中のリードサイクルＲ
において所望アドレス(m)のLCWメモリ領域
のLCWの読取り処理を行い、ライトサイク
ルＷにおいて所望アドレスｍのLCWメモリ
領域に回線走査部１００に対するLCWの書
込み処理を行う。LCWメモリ領域をアクセ
スするLCWアドレスＡ(m)は、スキヤンアド
レス制御部１２０によつて供給される。
のプログラムサイクル中のリードサイクルＲ
において所望アドレス(m)のLCWメモリ領域
のLCWの読取り処理を行い、ライトサイク
ルＷにおいて所望アドレスｍのLCWメモリ
領域に回線走査部１００に対するLCWの書
込み処理を行う。LCWメモリ領域をアクセ
スするLCWアドレスＡ(m)は、スキヤンアド
レス制御部１２０によつて供給される。
(B‐2) 送信における動作
送信サイクル（T4〜T7）においては、送
信チヤネルサービスが行われる。送信サイク
ル中は、スキヤンカウンタは（ｎ＋２）にセ
ツトされ、スキヤンアドレスやレジスタはス
キヤンアドレスｎは保持する（第４図ｃ，
ｅ）。更にスキヤンアドレス制御手段１２０
は、LCWアドレスＡとしてｎを発生し、
LCWアドレスB0としてn1、B1及びB2として
（ｎ＋１）を発生する（第４図ｇ〜ｉ）。
信チヤネルサービスが行われる。送信サイク
ル中は、スキヤンカウンタは（ｎ＋２）にセ
ツトされ、スキヤンアドレスやレジスタはス
キヤンアドレスｎは保持する（第４図ｃ，
ｅ）。更にスキヤンアドレス制御手段１２０
は、LCWアドレスＡとしてｎを発生し、
LCWアドレスB0としてn1、B1及びB2として
（ｎ＋１）を発生する（第４図ｇ〜ｉ）。
送信サイクル中のリードサイクルＲにおい
て、演算部１３３は、LCWアドレスＡ(n)に
よつて所望の送信用のLCWメモリをアクセ
スすると共に、LCWアドレスB1（ｎ＋１）に
よつて共用LCWメモリ１１７をアクセスす
る（第４図ｅ〜ｊ。
て、演算部１３３は、LCWアドレスＡ(n)に
よつて所望の送信用のLCWメモリをアクセ
スすると共に、LCWアドレスB1（ｎ＋１）に
よつて共用LCWメモリ１１７をアクセスす
る（第４図ｅ〜ｊ。
共用LCWメモリ１１７は第３図Ｂの様な
構成になつており、そのモデム制御１の内容
を読み取り、モデムステータスの変化、例え
ばモデム側から送られた送信可信号CSがオ
フからオンになつたことを検出することによ
り、送信スタートを行わせる指示を作成す
る。この送信スタート指示により、内部タイ
ミングT6及びT7において回線データアウト
情報が回線接続装置インタフエースへ転送さ
れる（第４図ａ，ｍ，ｎ）。
構成になつており、そのモデム制御１の内容
を読み取り、モデムステータスの変化、例え
ばモデム側から送られた送信可信号CSがオ
フからオンになつたことを検出することによ
り、送信スタートを行わせる指示を作成す
る。この送信スタート指示により、内部タイ
ミングT6及びT7において回線データアウト
情報が回線接続装置インタフエースへ転送さ
れる（第４図ａ，ｍ，ｎ）。
(B‐3) 受信サイクルにおける動作
受信サイクル（T8〜T11）においては、受
信チヤネルサービスが行なわれる。受信サイ
クル中は、スキヤンカウンタは（ｎ＋２）に
セツトされ、スキヤンアドレスレジスタはス
キヤンアドレスｎを保持する（第４図ｃ，
ｄ）。更にスキヤンアドレス制御部１２０は、
LCWアドレスＡとして（ｎ＋１）を発生し、
LCWアドレスB0としてｎ、B1として（ｎ＋
１）、B2として（ｎ＋３）をそれぞれ発生す
る（第４図ｇ〜ｉ）。
信チヤネルサービスが行なわれる。受信サイ
クル中は、スキヤンカウンタは（ｎ＋２）に
セツトされ、スキヤンアドレスレジスタはス
キヤンアドレスｎを保持する（第４図ｃ，
ｄ）。更にスキヤンアドレス制御部１２０は、
LCWアドレスＡとして（ｎ＋１）を発生し、
LCWアドレスB0としてｎ、B1として（ｎ＋
１）、B2として（ｎ＋３）をそれぞれ発生す
る（第４図ｇ〜ｉ）。
受信サイクル中のリードサイクルＲにおい
て、演算部１３３は、LCWアドレスＡ（ｎ＋
１）によつて所望の受信用のLCWメモリを
アクセスすると共に、LCWアドレスB0(n)に
よつて共用LCWメモリ１１６をアクセスす
る（第４図ｅ〜ｊ）。
て、演算部１３３は、LCWアドレスＡ（ｎ＋
１）によつて所望の受信用のLCWメモリを
アクセスすると共に、LCWアドレスB0(n)に
よつて共用LCWメモリ１１６をアクセスす
る（第４図ｅ〜ｊ）。
共用LCWメモリ１１６は第３図Ａの様な
構成になつており、領域１に同期パターンが
格納されている。
構成になつており、領域１に同期パターンが
格納されている。
BSC（Binary synchronous
communication）手順においては、受信デ
ータの同期パターンを監視する為の基準とな
る同期パターンが必要であるが、この基準と
なる同意パターンは、共用LCWメモリ１１
６の同期パターンを読み出すことにより得ら
れる。なお、この同期パターンは、送信チヤ
ネルサービス時には、送信データ中に組入れ
られるものである。
communication）手順においては、受信デ
ータの同期パターンを監視する為の基準とな
る同期パターンが必要であるが、この基準と
なる同意パターンは、共用LCWメモリ１１
６の同期パターンを読み出すことにより得ら
れる。なお、この同期パターンは、送信チヤ
ネルサービス時には、送信データ中に組入れ
られるものである。
又、演算部１３３はLCWアドレスB2（ｎ＋
３）により共用LCWメモリ１１８をアクセ
スし、その物理回線アドレス領域（第３図Ｂ
参照）に格納されている物理アドレス、即ち
次の回線走査の対象となる回線アドレス（Ｎ
＋３）に読み取り、回線アドレスレジスタ
（図示せず）にセツトする。この回線アドレ
ス（Ｎ＋３）は、内部タイミングT10及び
T11において回線接続装置インタフエースへ
転送される（第４図ｋ〜ｌ）。なお、回線ア
ドレスレジスタに格納されている現在の回線
スキヤンサイクルにおける回線アドレス（Ｎ
＋１）は、前回のスキヤンサイクルの内部タ
イミング（T10′，T11′）においてセツトされ
たものである。
３）により共用LCWメモリ１１８をアクセ
スし、その物理回線アドレス領域（第３図Ｂ
参照）に格納されている物理アドレス、即ち
次の回線走査の対象となる回線アドレス（Ｎ
＋３）に読み取り、回線アドレスレジスタ
（図示せず）にセツトする。この回線アドレ
ス（Ｎ＋３）は、内部タイミングT10及び
T11において回線接続装置インタフエースへ
転送される（第４図ｋ〜ｌ）。なお、回線ア
ドレスレジスタに格納されている現在の回線
スキヤンサイクルにおける回線アドレス（Ｎ
＋１）は、前回のスキヤンサイクルの内部タ
イミング（T10′，T11′）においてセツトされ
たものである。
回線接続装置インタフエースは、この回線
アドレス（Ｎ＋３）を受けると、次の回線を
スキヤンする動作を開始する。
アドレス（Ｎ＋３）を受けると、次の回線を
スキヤンする動作を開始する。
以上、全二重スキヤン方式の場合の実施例につ
いて説明したが、本発明はこの実施例に限定され
るものでなく、半二重スキヤン方式の場合にも用
いられるものである。
いて説明したが、本発明はこの実施例に限定され
るものでなく、半二重スキヤン方式の場合にも用
いられるものである。
以上の説明した様に、本発明によれば、次の諸
効果が得られる。
効果が得られる。
(イ) 回線制御語LCWを送信及び受信チヤネルの
各サービス期間中に共用することにより回線走
査制御機能を低下させることなく回線制御語の
語数を減少させることが出来る。
各サービス期間中に共用することにより回線走
査制御機能を低下させることなく回線制御語の
語数を減少させることが出来る。
(ロ) 前記(イ)により、同じ回線制御語数の場合は回
線制御語メモリの容量を減少させることが出
来、回線制御語メモリの容量が同じ場合は、チ
ヤネル数を増加させたり又は回線制御語数を増
やして回線制御機能を向上させることが出来
る。
線制御語メモリの容量を減少させることが出
来、回線制御語メモリの容量が同じ場合は、チ
ヤネル数を増加させたり又は回線制御語数を増
やして回線制御機能を向上させることが出来
る。
第１図……本発明の基本構成の説明図、第２図
……本発明の一実施例の構成の説明図、第３図…
…同実施例に用いられる共用回線制御語を含む回
線制御語メモリの説明図、第４図……同実施例の
全二重スキヤン動作時のタイムチヤート、第５図
……回線アダプタの基本構成の説明図。 第１図及び第２図において、１００……回線走
査部、１１０……回線制御語（LCW）メモリ手
段、１２０……スキヤンアドレス制御手段、１３
０……回線走査制御手段。
……本発明の一実施例の構成の説明図、第３図…
…同実施例に用いられる共用回線制御語を含む回
線制御語メモリの説明図、第４図……同実施例の
全二重スキヤン動作時のタイムチヤート、第５図
……回線アダプタの基本構成の説明図。 第１図及び第２図において、１００……回線走
査部、１１０……回線制御語（LCW）メモリ手
段、１２０……スキヤンアドレス制御手段、１３
０……回線走査制御手段。
Claims (1)
- 【特許請求の範囲】 １ 通信制御処理装置に設けられた回線アダプタ
の回線走査制御方式において、 (a) 送信チヤネル用又は受信チヤネル用の回線制
御語と共に送信及び受信チヤネル用回線制御語
として共用される回線制御語が格納され、且つ
送信チヤネル及び受信チヤネルの両サービス期
間においてアクセス可能である共用回線制御語
メモリを少くとも１個備えた送信及び受信チヤ
ネル回線制御語格納用の回線制御語メモリ手段
１１０と、 (b) １つの回線に対するスキヤンサイクル中に、
該回線の送信チヤネルアドレス、受信チヤネル
アドレス及び次に走査される回線の受信チヤネ
ルアドレスを発生するスキヤンアドレス制御手
段１２０と、 (c) スキヤンサイクルの送信チヤネルサービス期
間中は、スキヤンアドレス制御手段１２０の発
生する前記アドレスにより回線制御語メモリ手
段１１０内の送信チヤネル用回線語メモリ及び
共用回線制御語メモリをアクセスして送信回線
走査制御を行い、受信チヤネルサービス期間中
は、スキヤンアドレス制御手段１２０の発生す
る前記アドレスにより回線制御語メモリ手段１
１０内の受信チヤネル用回線制御語メモリ及び
共用回線制御語メモリをアクセスして受信回線
走査制御を行う回線走査制御手段１３０、 を備えたことを特徴とする回線走査制御方式。 ２ 共用回線制御語メモリが、２ポート・ランダ
ムアクセスメモリで構成されていることを特徴と
する特許請求の範囲第１項記載の回線走査制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046372A JPS62204642A (ja) | 1986-03-05 | 1986-03-05 | 回線走査制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046372A JPS62204642A (ja) | 1986-03-05 | 1986-03-05 | 回線走査制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204642A JPS62204642A (ja) | 1987-09-09 |
| JPH0362341B2 true JPH0362341B2 (ja) | 1991-09-25 |
Family
ID=12745316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61046372A Granted JPS62204642A (ja) | 1986-03-05 | 1986-03-05 | 回線走査制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204642A (ja) |
-
1986
- 1986-03-05 JP JP61046372A patent/JPS62204642A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62204642A (ja) | 1987-09-09 |
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