JPS62205453A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS62205453A JPS62205453A JP4919186A JP4919186A JPS62205453A JP S62205453 A JPS62205453 A JP S62205453A JP 4919186 A JP4919186 A JP 4919186A JP 4919186 A JP4919186 A JP 4919186A JP S62205453 A JPS62205453 A JP S62205453A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bank
- register
- memory
- memory module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000006870 function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000013598 vector Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１亙且１
本発明はメモリアクセス制御方式に関し、特にリストベ
クトル等のアクセスするデータの順序が予め定められて
いる場合のメモリアクセス制御方式に関する。
クトル等のアクセスするデータの順序が予め定められて
いる場合のメモリアクセス制御方式に関する。
１１亘Ｉ
従来、この種のメモリアクセス処理方式では、アクセス
の順序性を保証するためにメモリに対しては１本のデー
タバスのみを設けるようにしておき、送出されてくるデ
ータを１つづつ順番に処理するようになっている。かか
る従来の方式では、あるアクセスがメモリのバンク競合
等の要因′Ｃ待たされていると、１多続のデータに対す
るアクセスができず高速化が困難であるという欠点があ
る。
の順序性を保証するためにメモリに対しては１本のデー
タバスのみを設けるようにしておき、送出されてくるデ
ータを１つづつ順番に処理するようになっている。かか
る従来の方式では、あるアクセスがメモリのバンク競合
等の要因′Ｃ待たされていると、１多続のデータに対す
るアクセスができず高速化が困難であるという欠点があ
る。
１且立亘刀
本発明は上記従来のものの欠点を除去１べくなされたも
のであって、その目的とするところは、アクセスの順序
性を維持しつつアクセス処理を並列的に行うようにして
リス１〜ベクトル処理等を高速になすことが可能なメモ
リアクセス制御方式を提供することにある。
のであって、その目的とするところは、アクセスの順序
性を維持しつつアクセス処理を並列的に行うようにして
リス１〜ベクトル処理等を高速になすことが可能なメモ
リアクセス制御方式を提供することにある。
発明の構成
本発明によれば、各々が複数のバンクからなる複数のメ
モリモジュールをアクセスするメモリアクセス制御方式
であって、アクセスが順序づけられたアドレス情報を供
給するアドレス供給手段と、各々のメモリモジュールに
対する前記アドレス情報を保持すべく各メモリモジュー
ルに対応して設けられた複数のアドレス保持手段と、前
記アドレス保持手段各々に保持されたアドレス情報によ
りアクセスされる前記メモリモジュール内のバンクの使
用状態を夫々判定Ｊ°る使用状況判断手段とを設け、前
記アドレス保持手段に保持されたアドレス情報に対応す
るメモリモジュール内バンクが前記使用状況判断手段に
より使用中と判定されたときに、前記アドレス情報の前
記アドレス保持手段における保持を維持しつつ前記アド
レス供給手段からの次に続く対応メモリモジュールヘの
アクセスのためのアドレス情報の送出を見合せるよう制
御しことを特徴とするメモリアクセス制御方式が得られ
る。
モリモジュールをアクセスするメモリアクセス制御方式
であって、アクセスが順序づけられたアドレス情報を供
給するアドレス供給手段と、各々のメモリモジュールに
対する前記アドレス情報を保持すべく各メモリモジュー
ルに対応して設けられた複数のアドレス保持手段と、前
記アドレス保持手段各々に保持されたアドレス情報によ
りアクセスされる前記メモリモジュール内のバンクの使
用状態を夫々判定Ｊ°る使用状況判断手段とを設け、前
記アドレス保持手段に保持されたアドレス情報に対応す
るメモリモジュール内バンクが前記使用状況判断手段に
より使用中と判定されたときに、前記アドレス情報の前
記アドレス保持手段における保持を維持しつつ前記アド
レス供給手段からの次に続く対応メモリモジュールヘの
アクセスのためのアドレス情報の送出を見合せるよう制
御しことを特徴とするメモリアクセス制御方式が得られ
る。
１亙１
次に、本発明について図面を用いて説明する。
第１図面は本発明の一実施例を示すブロック図である。
第１図において１はアドレスレジスタであり、線１０１
によりアドレスの一部が制御回路２に送出され、線１０
２により残りのアドレスがアドレス保持レジスタ３−０
〜３−３に送出される。アドレス保持レジスタ３−０〜
３−３は線３０１〜３０４によりメモリモジュール６−
０〜６−３に保持されたアドレスを送出し、バンクチェ
ック回路５−０〜５−３にアドレスの一部を送出する。
によりアドレスの一部が制御回路２に送出され、線１０
２により残りのアドレスがアドレス保持レジスタ３−０
〜３−３に送出される。アドレス保持レジスタ３−０〜
３−３は線３０１〜３０４によりメモリモジュール６−
０〜６−３に保持されたアドレスを送出し、バンクチェ
ック回路５−０〜５−３にアドレスの一部を送出する。
バンクチェック回路５−０〜５−３はレジスタ３−０〜
３−３にセットされたアドレスがアクセスしようとする
バンクの使用状態をしらべ、未使用であればメモリに対
するリクエスト信号を送出するとともに、新たに使用状
態になったバンクを登録する機能を有する（図示せず）
。また、メモリに対するリクエストが送出されなければ
、線５０１〜５０４からレジスタ３−０〜３−３にアド
レスが保持されていることを示す信号として値１をフリ
ップフロップ４−０〜４−３に送出する。
３−３にセットされたアドレスがアクセスしようとする
バンクの使用状態をしらべ、未使用であればメモリに対
するリクエスト信号を送出するとともに、新たに使用状
態になったバンクを登録する機能を有する（図示せず）
。また、メモリに対するリクエストが送出されなければ
、線５０１〜５０４からレジスタ３−０〜３−３にアド
レスが保持されていることを示す信号として値１をフリ
ップフロップ４−０〜４−３に送出する。
フリップフロップ４−０〜４−３の出力は線４０１〜４
０４により制御回路２へ送出される。制御回路２は線４
０１〜４０４から送出されるレジスタ３−０〜３−３に
アドレスが保持されているという情報とアドレスレジス
タ１から送出されるアドレスの一部とから、レジスタ３
−０〜３−３に対するストローブ信号を線２０１〜２０
４から送出する。同時に、アドレスレジスタ１に対する
アドレス送出の要求信号を線２０５から送出する。
０４により制御回路２へ送出される。制御回路２は線４
０１〜４０４から送出されるレジスタ３−０〜３−３に
アドレスが保持されているという情報とアドレスレジス
タ１から送出されるアドレスの一部とから、レジスタ３
−０〜３−３に対するストローブ信号を線２０１〜２０
４から送出する。同時に、アドレスレジスタ１に対する
アドレス送出の要求信号を線２０５から送出する。
以上の様な構成で本発明の一実施例の動作を第１図〜第
４図を用いて詳細に説明する。説明を簡単にするために
、第２図に示されるようにアドレスレジスタ１から送出
されるアドレスは１２ビツトとし、下位５ビツトがバン
クアドレスを表わす。
４図を用いて詳細に説明する。説明を簡単にするために
、第２図に示されるようにアドレスレジスタ１から送出
されるアドレスは１２ビツトとし、下位５ビツトがバン
クアドレスを表わす。
そして、最下位の２ビツトが制御回路２に、残りの３ビ
ツトがバンクチェック回路５−０〜５−３に夫々送出さ
れるものとする。このときバンク数は２５＝３２であり
、各ボートに属するバンクは第３図に示されているよう
に夫々アドレスづけされているものとする。すなわち、
メモリモジュール６−０に属するバンクは０，４．８・
・・であるのでアドレスの最下位２ビツトは００”であ
り、メモリモジュール６−１〜６−３に対しては、それ
ぞれ″”０１”、”１０″、”１１”である。各メモリ
モジュールにはこの２ビツトを除いた１０ビツトが送出
される。
ツトがバンクチェック回路５−０〜５−３に夫々送出さ
れるものとする。このときバンク数は２５＝３２であり
、各ボートに属するバンクは第３図に示されているよう
に夫々アドレスづけされているものとする。すなわち、
メモリモジュール６−０に属するバンクは０，４．８・
・・であるのでアドレスの最下位２ビツトは００”であ
り、メモリモジュール６−１〜６−３に対しては、それ
ぞれ″”０１”、”１０″、”１１”である。各メモリ
モジュールにはこの２ビツトを除いた１０ビツトが送出
される。
今、アドレスレジスタ１から送出されるアドレスが第４
図に示される内容および順序で送出されるとする。尚、
バンク内アドレスの内容は本実施例では重要ではないの
でａ〜ｄで示す。またすべてのバンクは未使用状態であ
るとする。
図に示される内容および順序で送出されるとする。尚、
バンク内アドレスの内容は本実施例では重要ではないの
でａ〜ｄで示す。またすべてのバンクは未使用状態であ
るとする。
まず、１番目のアドレス“ａｌｌｏｏｌ”のうち下位２
ビツトの“’ ０１ ”が線１０１より送出されると、
制御回路２では線４０２の出ノ〕により、フリップフロ
ップ４−１が値Ｏであることからレジスタ３−１が空い
ていることを知り、線２０５からアドレスの送出要求信
号および線２０２からレジスタ３−１に対するストロー
ブ信号を夫々に送出する。レジスタ３−１には″ａ１１
０”がセットされ、バンクアドレスの上位３ビツトの“
１１０”がバンクチェック回路５−１に送出される。
ビツトの“’ ０１ ”が線１０１より送出されると、
制御回路２では線４０２の出ノ〕により、フリップフロ
ップ４−１が値Ｏであることからレジスタ３−１が空い
ていることを知り、線２０５からアドレスの送出要求信
号および線２０２からレジスタ３−１に対するストロー
ブ信号を夫々に送出する。レジスタ３−１には″ａ１１
０”がセットされ、バンクアドレスの上位３ビツトの“
１１０”がバンクチェック回路５−１に送出される。
バンクチェック回路５−１はメモリモジュール６−１内
の’ｉｉｏ”に対応する６番目のバンクすなわちバンク
２５をチェックする。ここで、バンクはいますべて未使
用状態であるから、バンクチェック回路はバンク２５を
調べて使用可能であることを判断し、メモリモジュール
６−１に対してリクエスト信号を送出してバンク２５が
使用中であることを登録する。また、リクエスト信号が
送出されたため、レジスタ３−１は次のアドレスが入力
可能となっており、よって線５０２からは値０が出力さ
れ、フリップフロップ４−１には値０がセットされる。
の’ｉｉｏ”に対応する６番目のバンクすなわちバンク
２５をチェックする。ここで、バンクはいますべて未使
用状態であるから、バンクチェック回路はバンク２５を
調べて使用可能であることを判断し、メモリモジュール
６−１に対してリクエスト信号を送出してバンク２５が
使用中であることを登録する。また、リクエスト信号が
送出されたため、レジスタ３−１は次のアドレスが入力
可能となっており、よって線５０２からは値０が出力さ
れ、フリップフロップ４−１には値０がセットされる。
２番目のアドレス゛’ｂ１１００１”についても前述の
説明と同様の動作でレジスタ３−１にｂ１１０ ”がセ
ットされる。バンクチェック回路５−１はメモリモジュ
ール６−１内の当該アドレス” １１０ ”に対応する
バンクを調べる。このバンクは前回のアクセスにより使
用中であるので、メモリモジュール６−１に対するリク
エストを抑止し、またレジスタ３−１にはアドレスが保
持されているので、線４−１からは値１を出力し、フリ
ップフロップ４−１に値１をセットする。本アドレスの
アクセスはバンクが使用可能状態になるまで持たされる
。
説明と同様の動作でレジスタ３−１にｂ１１０ ”がセ
ットされる。バンクチェック回路５−１はメモリモジュ
ール６−１内の当該アドレス” １１０ ”に対応する
バンクを調べる。このバンクは前回のアクセスにより使
用中であるので、メモリモジュール６−１に対するリク
エストを抑止し、またレジスタ３−１にはアドレスが保
持されているので、線４−１からは値１を出力し、フリ
ップフロップ４−１に値１をセットする。本アドレスの
アクセスはバンクが使用可能状態になるまで持たされる
。
３番目のアドレス“ｃｏｉｌｌｏ”は下位２ビツトが“
” １０ ”であるので、制御回路２はフリップ７０ツ
ブ４−２が値Ｏであることから線２０５よりアドレスの
送出信号を出し、線２０３からレジスタ３−２のストロ
ーブ信号を送出する。レジスタ３−２にはアドレス゛Ｃ
Ｏ１１”がセットされ、バンクチェック回路５−２には
メモリモジュール６−２内の３番目のバンクすなわらバ
ンク１４の使用状態を調べ、当該バンクは未使用である
からメモリモジュール６−２に対してリクエスト信号が
送出され、バンク１４が使用状態にあることが登録され
る。また線５０３からはＩｆｌｏが出力され、フリップ
フロップ４−２に値Ｏがセットされる。
” １０ ”であるので、制御回路２はフリップ７０ツ
ブ４−２が値Ｏであることから線２０５よりアドレスの
送出信号を出し、線２０３からレジスタ３−２のストロ
ーブ信号を送出する。レジスタ３−２にはアドレス゛Ｃ
Ｏ１１”がセットされ、バンクチェック回路５−２には
メモリモジュール６−２内の３番目のバンクすなわらバ
ンク１４の使用状態を調べ、当該バンクは未使用である
からメモリモジュール６−２に対してリクエスト信号が
送出され、バンク１４が使用状態にあることが登録され
る。また線５０３からはＩｆｌｏが出力され、フリップ
フロップ４−２に値Ｏがセットされる。
次に、４番目のアドレス゛’ｄｏ０１０１”の下位２ビ
ツト“’ ０１ ”が制御回路２に出力されると、この
回路２はフリップフロップ４−１が値１であることから
、レジスタ３−１が使用中であることを知り、アドレス
の送出を要求する信号を送出しない。この状態はバンク
２５が使用可能状態になり、フリップフロップ４−１が
値Ｏにセットされるまで続く。
ツト“’ ０１ ”が制御回路２に出力されると、この
回路２はフリップフロップ４−１が値１であることから
、レジスタ３−１が使用中であることを知り、アドレス
の送出を要求する信号を送出しない。この状態はバンク
２５が使用可能状態になり、フリップフロップ４−１が
値Ｏにセットされるまで続く。
以上の説明は一例として同一バンクを持つアドレスが２
回アクセスされたあと、別ボートに対するアクセスが送
出され、さらにバンクが使用中であるボートに対するア
ドレスがアクセスされようとした時の動作である。２番
目のアクセスがバンク空きを待っている間に後続である
３番目のアクセスが先に行なわれている。また同一のボ
ートに対するアクセスの順番は保証されており、よって
同一のアドレスが送出されても、同一アドレスは同一バ
ンクに屈し同一ボートからアクセスされるので、後続の
アクセスにより前のメモリ内容が破壊されることはない
。
回アクセスされたあと、別ボートに対するアクセスが送
出され、さらにバンクが使用中であるボートに対するア
ドレスがアクセスされようとした時の動作である。２番
目のアクセスがバンク空きを待っている間に後続である
３番目のアクセスが先に行なわれている。また同一のボ
ートに対するアクセスの順番は保証されており、よって
同一のアドレスが送出されても、同一アドレスは同一バ
ンクに屈し同一ボートからアクセスされるので、後続の
アクセスにより前のメモリ内容が破壊されることはない
。
１ＪＪどＥ里
以上説明したように、本発明によれば、グループわけさ
れたバンクごとにボートを備え、各ボート対応にアドレ
スを保持するレジスタとバンク使用状態を調べるチェッ
ク回路とを設けることによって、アクセス類が順序づけ
られたアドレスのアクセスの順序性を保ち、かつ並列的
に行なうことができるので、アクセスの順序性を保証し
なければならないリストベクトルの処理等を高速に行な
うことができ、バンクチェックも同一グループに属する
バンクのみ行なえばよいという効果がある。
れたバンクごとにボートを備え、各ボート対応にアドレ
スを保持するレジスタとバンク使用状態を調べるチェッ
ク回路とを設けることによって、アクセス類が順序づけ
られたアドレスのアクセスの順序性を保ち、かつ並列的
に行なうことができるので、アクセスの順序性を保証し
なければならないリストベクトルの処理等を高速に行な
うことができ、バンクチェックも同一グループに属する
バンクのみ行なえばよいという効果がある。
第１図は本発明の一実施例を表わすブロック図、第２図
はアドレスレジスタ内のアドレスの構成を表わす図、第
３図はメモリモジュール内のバンクの割付けを表わす図
、第４図は本発明の一実施例において使用されるアドレ
スの内容とアクセス類を表わす図である。 主要部分の符号の説明 １・・・・・・アドレスレジスタ ２・・・・・・制御回路
はアドレスレジスタ内のアドレスの構成を表わす図、第
３図はメモリモジュール内のバンクの割付けを表わす図
、第４図は本発明の一実施例において使用されるアドレ
スの内容とアクセス類を表わす図である。 主要部分の符号の説明 １・・・・・・アドレスレジスタ ２・・・・・・制御回路
Claims (1)
- 各々が複数のバンクからなる複数のメモリモジュール
をアクセスするメモリアクセス制御方式であつて、アク
セスが順序づけられたアドレス情報を供給するアドレス
供給手段と、各々のメモリモジュールに対する前記アド
レス情報を保持すべく各メモリモジュールに対応して設
けられた複数のアドレス保持手段と、前記アドレス保持
手段の各々に保持されたアドレス情報によりアクセスさ
れる前記メモリモジュール内のバンクの使用状態を夫々
判定する使用状況判断手段とを設け、前記アドレス保持
手段に保持されたアドレス情報に対応するメモリモジュ
ール内バンクが前記使用状況判断手段により使用中と判
定されたときに、前記アドレス情報の前記アドレス保持
手段における保持を維持しつつ前記アドレス供給手段か
らの次に続く対応メモリモジュールヘのアクセスのため
のアドレス情報の送出を見合せるよう制御しことを特徴
とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4919186A JPS62205453A (ja) | 1986-03-06 | 1986-03-06 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4919186A JPS62205453A (ja) | 1986-03-06 | 1986-03-06 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62205453A true JPS62205453A (ja) | 1987-09-10 |
Family
ID=12824124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4919186A Pending JPS62205453A (ja) | 1986-03-06 | 1986-03-06 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62205453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258141A (ja) * | 1988-08-24 | 1990-02-27 | Fujitsu Ltd | メモリビジーチェック方式 |
-
1986
- 1986-03-06 JP JP4919186A patent/JPS62205453A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258141A (ja) * | 1988-08-24 | 1990-02-27 | Fujitsu Ltd | メモリビジーチェック方式 |
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