JPS6220583B2 - - Google Patents
Info
- Publication number
- JPS6220583B2 JPS6220583B2 JP57172084A JP17208482A JPS6220583B2 JP S6220583 B2 JPS6220583 B2 JP S6220583B2 JP 57172084 A JP57172084 A JP 57172084A JP 17208482 A JP17208482 A JP 17208482A JP S6220583 B2 JPS6220583 B2 JP S6220583B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- instruction
- software
- protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Storage Device Security (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ユーザ・プログラムのメモリを書換
えからシステムを守り、プログラム・ミスを発見
しデバツグを容易にする、データ処理装置におけ
るメモリ・プロテクシヨン方式に関するものであ
る。
えからシステムを守り、プログラム・ミスを発見
しデバツグを容易にする、データ処理装置におけ
るメモリ・プロテクシヨン方式に関するものであ
る。
従来のデータ処理装置におけるメモリ・プロテ
クシヨン方式には大別して次の２つがあつた。
クシヨン方式には大別して次の２つがあつた。
第１はメモリを固定または可変の大きさに区切
つて、各単位毎にそのメモリを書換えてよいかど
うかの属性を示すレジスタをもつものである。第
１図イを参照しながら説明すると、メモリの０〜
10番地は書換不可とすべき領域であり、このこと
はレジスタの先頭個所に記憶される。そしてメモ
リの11〜20番地については書換可であり、このこ
とは次位のレジスタに記憶される。このようなレ
ジスタを備えることによりメモリのどの領域が書
換不可かを示すことができる。
つて、各単位毎にそのメモリを書換えてよいかど
うかの属性を示すレジスタをもつものである。第
１図イを参照しながら説明すると、メモリの０〜
10番地は書換不可とすべき領域であり、このこと
はレジスタの先頭個所に記憶される。そしてメモ
リの11〜20番地については書換可であり、このこ
とは次位のレジスタに記憶される。このようなレ
ジスタを備えることによりメモリのどの領域が書
換不可かを示すことができる。
第２は論理的に参照できる範囲と物理的なメモ
リとを別にすることであり、論理的に隠れている
メモリに対しては書換えも参照もできない。第１
図ロを参照しながら説明すると、論理メモリ０〜
100番地がベースアドレス１００、長さ100である
とすると物理メモリの100〜200番地が書換・参照
可能になるが、他の斜線部の領域に対しては書換
えも参照もできない。
リとを別にすることであり、論理的に隠れている
メモリに対しては書換えも参照もできない。第１
図ロを参照しながら説明すると、論理メモリ０〜
100番地がベースアドレス１００、長さ100である
とすると物理メモリの100〜200番地が書換・参照
可能になるが、他の斜線部の領域に対しては書換
えも参照もできない。
第１の方式の中には単なる書込み禁止ビツトだ
けを持つもの、参照禁止のビツトを持つもの、キ
ーを持つていてプログラム・ステイタス・ワード
内のキーと一致しない場合はアクセスできないも
の、キーにレベルを有するもの、などがある。
けを持つもの、参照禁止のビツトを持つもの、キ
ーを持つていてプログラム・ステイタス・ワード
内のキーと一致しない場合はアクセスできないも
の、キーにレベルを有するもの、などがある。
第２の方式には、スーパバイザ・モードやユー
ザ・モードなどを設けてモード毎に論理的なアク
セス範囲を異ならせるもの、マツプ・レジスタ方
式によるもの、仮想メモリ方式で見られるように
セグメント・テーブルやページ・テーブルでアク
セスできる空間を区別するもの、プログラム単位
にアクセスできる範囲を示すリストをもつもの、
などがある。
ザ・モードなどを設けてモード毎に論理的なアク
セス範囲を異ならせるもの、マツプ・レジスタ方
式によるもの、仮想メモリ方式で見られるように
セグメント・テーブルやページ・テーブルでアク
セスできる空間を区別するもの、プログラム単位
にアクセスできる範囲を示すリストをもつもの、
などがある。
通常、これらの方式は組み合わせて使用され
る。
る。
以上述べたような従来のメモリ・プロテクシヨ
ン方式はソフトウエアのレベル毎のプロテクシヨ
ンに適さないものがあり、また適していてもハー
ドウエアを特に必要としたり、ソフトウエアによ
る取扱いが困難なものが多かつた。
ン方式はソフトウエアのレベル毎のプロテクシヨ
ンに適さないものがあり、また適していてもハー
ドウエアを特に必要としたり、ソフトウエアによ
る取扱いが困難なものが多かつた。
本発明は上記従来の問題点に鑑み、ハードウエ
ア量も少なく、ソフトウエアでの扱いも簡単でか
つソフトウエアのレベル毎に強力にプロテクシヨ
ンを実現することができるメモリ・プロテクシヨ
ン方式を提供することを目的とするものである。
ア量も少なく、ソフトウエアでの扱いも簡単でか
つソフトウエアのレベル毎に強力にプロテクシヨ
ンを実現することができるメモリ・プロテクシヨ
ン方式を提供することを目的とするものである。
そしてこの目的は本発明によれば、メモリに各
種のプログラムをプロテクトの必要の高い順に配
列し、主記憶上にアクセスすべきオペランドを持
つ全ての命令について、命令の置かれているメモ
リ上のアドレスと、当該命令でアクセスされるオ
ペランドが置かれているメモリ上のアドレスとを
比較し、後者が前者より大きい場合には、当該命
令を実行可能とし、そうでない場合には、プログ
ラム・チエツクを行うことを特徴とするアドレス
比較によるメモリ・プロテクシヨン方式を提供す
ることにより達成される。
種のプログラムをプロテクトの必要の高い順に配
列し、主記憶上にアクセスすべきオペランドを持
つ全ての命令について、命令の置かれているメモ
リ上のアドレスと、当該命令でアクセスされるオ
ペランドが置かれているメモリ上のアドレスとを
比較し、後者が前者より大きい場合には、当該命
令を実行可能とし、そうでない場合には、プログ
ラム・チエツクを行うことを特徴とするアドレス
比較によるメモリ・プロテクシヨン方式を提供す
ることにより達成される。
以下、本発明実施例を図面を用いて詳述する。
第２図は本発明によるメモリ・プロテクシヨン
方式の構成を示す図であり、第３図は本発明にお
けるメモリ内のプログラム配列を示す図である。
方式の構成を示す図であり、第３図は本発明にお
けるメモリ内のプログラム配列を示す図である。
第２図において、１はデータ処理装置、２は特
定のプログラム配列がなされたメモリ、３はイン
ストラクシヨン・カウンタ・レジスタICR、４は
オペランド・アドレス・レジスタOAR、５は比
較器を示す。
定のプログラム配列がなされたメモリ、３はイン
ストラクシヨン・カウンタ・レジスタICR、４は
オペランド・アドレス・レジスタOAR、５は比
較器を示す。
第２図に示すように、インストラクシヨン・カ
ウンタ・レジスタICR３にはメモリ２内の実行す
べき命令の置かれているアドレス（命令アドレ
ス）が蓄積される。次に、この命令でアクセスす
るメモリのアドレス（オペランド・アドレス）を
計算し、オペランド・アドレス・レジスタOAR
４に蓄積する。そしてICR３とOAR４の内容を
比較器で比較し、命令アドレスよりオペランド・
アドレスが大きい場合は正常に命令を実行する
が、そうでない場合にはプログラム・チエツクと
して割込みを発生する。
ウンタ・レジスタICR３にはメモリ２内の実行す
べき命令の置かれているアドレス（命令アドレ
ス）が蓄積される。次に、この命令でアクセスす
るメモリのアドレス（オペランド・アドレス）を
計算し、オペランド・アドレス・レジスタOAR
４に蓄積する。そしてICR３とOAR４の内容を
比較器で比較し、命令アドレスよりオペランド・
アドレスが大きい場合は正常に命令を実行する
が、そうでない場合にはプログラム・チエツクと
して割込みを発生する。
そしてメモリ２内に配列されるべきソフトウエ
アは第３図に示すように、いくつかのレベルのモ
ジユールから構成され、論理的に小さいアドレス
（プロテクトの必要性の高い）順に配置される。
例えば、OS核部のソフトウエア、入出力管理部
のソフトウエア、フアイル管理部のソフトウエ
ア、ユーザ共通のソフトウエア、各ユーザのソフ
トウエアの順に配列される。したがつて低いレベ
ルのプログラムは高いレベルの領域をアクセスす
ることができないので、プログラムのレベル間の
プロテクシヨンを実現することができる。
アは第３図に示すように、いくつかのレベルのモ
ジユールから構成され、論理的に小さいアドレス
（プロテクトの必要性の高い）順に配置される。
例えば、OS核部のソフトウエア、入出力管理部
のソフトウエア、フアイル管理部のソフトウエ
ア、ユーザ共通のソフトウエア、各ユーザのソフ
トウエアの順に配列される。したがつて低いレベ
ルのプログラムは高いレベルの領域をアクセスす
ることができないので、プログラムのレベル間の
プロテクシヨンを実現することができる。
また、比較はアドレスの上位ｎビツトだけを対
象とすることができ、命令アドレスとオペラン
ド・アドレスの大小関係を逆に扱うこともでき
る。そしてアドレス比較の結果、等しい場合の処
理を正常とすることもでき、書込みや読込みの一
方だけ禁止することもできる。さらに従来の種々
のメモリ・プロテクシヨン方式と併用することも
できる。
象とすることができ、命令アドレスとオペラン
ド・アドレスの大小関係を逆に扱うこともでき
る。そしてアドレス比較の結果、等しい場合の処
理を正常とすることもでき、書込みや読込みの一
方だけ禁止することもできる。さらに従来の種々
のメモリ・プロテクシヨン方式と併用することも
できる。
以上、詳細に説明したように本発明のアドレス
比較によるメモリ・プロテクシヨン方式はハード
ウエア量も少く、ソフトウエアでの扱いも簡単で
かつソフトウエアのレベル毎に強力にプロテクシ
ヨンを実現することができる。
比較によるメモリ・プロテクシヨン方式はハード
ウエア量も少く、ソフトウエアでの扱いも簡単で
かつソフトウエアのレベル毎に強力にプロテクシ
ヨンを実現することができる。
第１図は従来のメモリ・プロテクシヨン方式を
説明するための図、第２図は本発明によるメモ
リ・プロテクシヨン方式の構成を示す図、第３図
は本発明におけるメモリ内のソフトウエア配列を
示す図である。 １…データ処理装置、２…メモリ、３…インス
トラクシヨン・カウンタ・レジスタICR、４…オ
ペランド・アドレス・レジスタOAR、５…比較
器。
説明するための図、第２図は本発明によるメモ
リ・プロテクシヨン方式の構成を示す図、第３図
は本発明におけるメモリ内のソフトウエア配列を
示す図である。 １…データ処理装置、２…メモリ、３…インス
トラクシヨン・カウンタ・レジスタICR、４…オ
ペランド・アドレス・レジスタOAR、５…比較
器。
Claims (1)
- １ メモリに各種のプログラムをプロテクトの必
要の高い順に配列し、主記憶上にアクセスすべき
オペランドを持つ全ての命令について、命令の置
かれているメモリ上のアドレスと、当該命令でア
クセスされるオペランドが置かれているメモリ上
のアドレスとを比較し、後者が前者より大きい場
合には、当該命令を実行可能とし、そうでない場
合には、プログラム・チエツクを行うことを特徴
とするアドレス比較によるメモリ・プロテクシヨ
ン方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17208482A JPS5963097A (ja) | 1982-09-30 | 1982-09-30 | アドレス比較によるメモリ・プロテクシヨン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17208482A JPS5963097A (ja) | 1982-09-30 | 1982-09-30 | アドレス比較によるメモリ・プロテクシヨン方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5963097A JPS5963097A (ja) | 1984-04-10 |
| JPS6220583B2 true JPS6220583B2 (ja) | 1987-05-07 |
Family
ID=15935236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17208482A Granted JPS5963097A (ja) | 1982-09-30 | 1982-09-30 | アドレス比較によるメモリ・プロテクシヨン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963097A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6137540U (ja) * | 1984-08-08 | 1986-03-08 | 日本電気株式会社 | 記憶保護機能付メモリ |
| JPH077168B2 (ja) * | 1985-07-26 | 1995-01-30 | オリンパス光学工業株式会社 | カメラ |
| JP2880709B2 (ja) * | 1986-09-26 | 1999-04-12 | 株式会社東芝 | Ｉｃカードにおけるメモリ制御方法 |
| JPS6410355A (en) * | 1987-07-03 | 1989-01-13 | Sumitomo Electric Industries | Video memory device |
| US5274834A (en) * | 1991-08-30 | 1993-12-28 | Intel Corporation | Transparent system interrupts with integrated extended memory addressing |
| DE10105284A1 (de) | 2001-02-06 | 2002-08-29 | Infineon Technologies Ag | Mikroprozessorschaltung für Datenträger und Verfahren zum Organisieren des Zugriffs auf in einem Speicher abgelegten Daten |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56129947A (en) * | 1980-03-17 | 1981-10-12 | Nec Corp | Microprogram controller |
-
1982
- 1982-09-30 JP JP17208482A patent/JPS5963097A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5963097A (ja) | 1984-04-10 |
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