JPS62206872A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62206872A JPS62206872A JP61048706A JP4870686A JPS62206872A JP S62206872 A JPS62206872 A JP S62206872A JP 61048706 A JP61048706 A JP 61048706A JP 4870686 A JP4870686 A JP 4870686A JP S62206872 A JPS62206872 A JP S62206872A
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- gate
- electrode
- voltage
- mosfet
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、電力用のＭＯＳＦＥＴと、そのゲート駆動
電圧を昇圧するための昇圧回路を備えた半導体装置に関
し、特に昇圧回路の昇圧スピードを改善したものである
。
電圧を昇圧するための昇圧回路を備えた半導体装置に関
し、特に昇圧回路の昇圧スピードを改善したものである
。
［発明の技術的背景とその問題点］
近年、各種車載電力負荷等のスイッチング素子として用
いられる゛電力用のＭＯＳＦＥＴと、その駆動回路等の
周辺回路を構成するＩＣとを１チツプ上に構成した半導
体装置が捉案されている。
いられる゛電力用のＭＯＳＦＥＴと、その駆動回路等の
周辺回路を構成するＩＣとを１チツプ上に構成した半導
体装置が捉案されている。
上記電力用のＭＯＳＦＥＴとしては、半導体基板をドレ
イン領域とした電流容量の大ぎい縦形ＭＯＳＦＥＴが多
く用いられる。縦形ＭＯＳＦＥＴは、他のＩＣ等も組込
まれる半導体基板がドレイン領域とされるので、その電
力負荷をドレインに接続することは難しく、このため縦
形ＭＯ３ＦＥＴは、その電力負荷をソース側に接続した
ソースホロワ接続で用いられる。
イン領域とした電流容量の大ぎい縦形ＭＯＳＦＥＴが多
く用いられる。縦形ＭＯＳＦＥＴは、他のＩＣ等も組込
まれる半導体基板がドレイン領域とされるので、その電
力負荷をドレインに接続することは難しく、このため縦
形ＭＯ３ＦＥＴは、その電力負荷をソース側に接続した
ソースホロワ接続で用いられる。
ところで、ソースホロワ接続された縦形ＭＯＳＦＥＴは
、これがオン状態に転じたとぎソース電位が上昇するの
で・ゲート°ソース電圧Ｖ（ＪＳが）小さくなってオン
抵抗が増え電力損失が増大する。
、これがオン状態に転じたとぎソース電位が上昇するの
で・ゲート°ソース電圧Ｖ（ＪＳが）小さくなってオン
抵抗が増え電力損失が増大する。
このためその駆動回路には、ゲート電圧昇圧用の昇圧回
路が組込まれて電力損失を減らすことが行なわれる。
路が組込まれて電力損失を減らすことが行なわれる。
第７図は、このような昇圧回路の組込まれた従来の半導
体装置の一例を示すもので、第８図はその等価回路、第
９図は昇圧回路制御用のクロック信号である。
体装置の一例を示すもので、第８図はその等価回路、第
９図は昇圧回路制御用のクロック信号である。
巽圧回路はコツククロフト・ウオルトン回路を基本とし
たチャージポンプ式のものが用いられている（ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ５ＱＬＩＤ−８ＴＡＴ
Ｅ ＣＩＲＣＵＩＴＳ、ＶＯＬ。
たチャージポンプ式のものが用いられている（ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ５ＱＬＩＤ−８ＴＡＴ
Ｅ ＣＩＲＣＵＩＴＳ、ＶＯＬ。
５Ｃ−１１，ＮＯ，３，ＪＩＪＮＥ １９７６、Ｐ３
７４ ［ｏｎ −Ｃｈｉｐ Ｈｉ
ｇｈ −Ｖｏｌｔａｇｅ Ｇｅｎｅｒａ口
ｏｎ ｉｎ ＭＮＯＳ Ｉ ｎｔｅｏｒａｔｃｄ
Ｃ１ｒｃｕｉｔｓ Ｕｓｉｎｇ ａｎ Ｉｍ
ｐｒｏｖｅｄ Ｖｏｌｔａｇｅ Ｍｕｌｔｉｐｌｉ
ｅｒ ＴｅｃｈｎｉｑｕｅＪ ）。
７４ ［ｏｎ −Ｃｈｉｐ Ｈｉ
ｇｈ −Ｖｏｌｔａｇｅ Ｇｅｎｅｒａ口
ｏｎ ｉｎ ＭＮＯＳ Ｉ ｎｔｅｏｒａｔｃｄ
Ｃ１ｒｃｕｉｔｓ Ｕｓｉｎｇ ａｎ Ｉｍ
ｐｒｏｖｅｄ Ｖｏｌｔａｇｅ Ｍｕｌｔｉｐｌｉ
ｅｒ ＴｅｃｈｎｉｑｕｅＪ ）。
第８図の昇圧回路５１における符号５２は電源電圧Ｖｄ
ｄの入力端子、５３は昇圧電圧ｖｇの出力端子で、これ
ら入力端子５２および出力端子５３の間に、ゲートとド
レインが接続されたダイオード動作のＭＯＳＦＥＴおよ
び昇圧用のコンデンサ５４ａと５５ａ、５４ｂと５５
ｂ 、 −をそれぞれ対とした昇圧段が、所要の昇圧電
圧に応じて複数段配設されている。
ｄの入力端子、５３は昇圧電圧ｖｇの出力端子で、これ
ら入力端子５２および出力端子５３の間に、ゲートとド
レインが接続されたダイオード動作のＭＯＳＦＥＴおよ
び昇圧用のコンデンサ５４ａと５５ａ、５４ｂと５５
ｂ 、 −をそれぞれ対とした昇圧段が、所要の昇圧電
圧に応じて複数段配設されている。
奇数段の各コンデンサ５５ａ、５５ｃ、・・・の他端は
、逆位相の２相クロツクφ、φにお（プるφクロック信
号の入フッ端子５７ａに共通に接続され、偶数段の各コ
ンデンサ５５ｂ、・・・５５ｎ−＋の他端は、φクロッ
ク信号の入力端子５７ｂに共通に接続されている。
、逆位相の２相クロツクφ、φにお（プるφクロック信
号の入フッ端子５７ａに共通に接続され、偶数段の各コ
ンデンサ５５ｂ、・・・５５ｎ−＋の他端は、φクロッ
ク信号の入力端子５７ｂに共通に接続されている。
第７図に示寸ように上記の昇任回路５１は、他のＩＣ等
と電気的に分離するために、ｎ形の基板５８に形成され
たｐウェル５９内に作り込まれている。基板５８に電源
電圧Ｖ（ｊｄが接続され、ｐウェル５９は接地電位とさ
れて基板５８とｐウェル５９の接合部は逆バイアスされ
る。６１ａ、６１ｂ、６１Ｇ、・・・はｐウェル５９内
に形成されたｎ＋領領域６２はＭＯＳＦＥＴのゲート酸
化膜、またはコンデンサの誘電体として働く酸化膜、６
３ａ、６３ｂ１・・・は多結晶シリコンのゲート電極、
６４ａ、６４ｂ、・・・はコンデンサ形成用の多結晶シ
リコンの電機である。
と電気的に分離するために、ｎ形の基板５８に形成され
たｐウェル５９内に作り込まれている。基板５８に電源
電圧Ｖ（ｊｄが接続され、ｐウェル５９は接地電位とさ
れて基板５８とｐウェル５９の接合部は逆バイアスされ
る。６１ａ、６１ｂ、６１Ｇ、・・・はｐウェル５９内
に形成されたｎ＋領領域６２はＭＯＳＦＥＴのゲート酸
化膜、またはコンデンサの誘電体として働く酸化膜、６
３ａ、６３ｂ１・・・は多結晶シリコンのゲート電極、
６４ａ、６４ｂ、・・・はコンデンサ形成用の多結晶シ
リコンの電機である。
ｎ＋領域６１ａをドレイン、ｎ＋領域６１ｂをソースと
して、これらと酸化膜６２およびゲート電極６３ａによ
りＭＯＳＦＥＴ５４ａが形成され、これと同様に、ｎ＋
領域６１１）をドレイン、ｎ＋領域６１ｃをソースとし
て、これらと酸化膜６２およびゲート電極６３ｋ）によ
り次段のＭＯＳＦＥＴ５４ｂが形成される。
して、これらと酸化膜６２およびゲート電極６３ａによ
りＭＯＳＦＥＴ５４ａが形成され、これと同様に、ｎ＋
領域６１１）をドレイン、ｎ＋領域６１ｃをソースとし
て、これらと酸化膜６２およびゲート電極６３ｋ）によ
り次段のＭＯＳＦＥＴ５４ｂが形成される。
また電極６４ａ１酸化膜６２、およびｎ＋領域６１ｂに
より臂圧用のコンデンサ５５ａが形成され、電極６４ｂ
、Ｍ化膜６２、およびｎ＋領域６１Ｃにより次段のコン
デンサ５５ｂが形成される。
より臂圧用のコンデンサ５５ａが形成され、電極６４ｂ
、Ｍ化膜６２、およびｎ＋領域６１Ｃにより次段のコン
デンサ５５ｂが形成される。
このようにしてＭＯＳＦＥＴ５゛４ａ、５４ｂと、コン
デンサ５５ａ１５５ｂとは基板の主面に各別に形成され
ている。同様にして以下の各昇圧段のＭＯＳＦＥＴおよ
びコンデンサが形成され、出力端子５３がソースホロワ
接続された出力ＭＯＳＦＥＴ４のゲートに接続されてい
る。５は電力負荷である。
デンサ５５ａ１５５ｂとは基板の主面に各別に形成され
ている。同様にして以下の各昇圧段のＭＯＳＦＥＴおよ
びコンデンサが形成され、出力端子５３がソースホロワ
接続された出力ＭＯＳＦＥＴ４のゲートに接続されてい
る。５は電力負荷である。
そしてまず第１段のコンデンサ５５ａが電源電圧■ｄｄ
によりＶｄｄ−Ｖｔｈ（ＶｔｈはＭＯＳＦＥＴ５４ ａ
の開鎖電圧）まで充電される。クロック信号φが立上が
ると、コンデンサ５５ａで結合されでいる節点５６ａの
電圧が昇圧され、これと同時にＭＯＳＦＥＴ５４ｂが導
通制御されて昇圧された電圧は、第２段のコンデンサ５
５ｂに充電される。このときの節点５６ａと５］）の充
電電位は、両コンデンサ５５ａ、５５ｂにより容Ｍ分割
される。次いでクロック信号φの立上りで節点５６ｂの
電圧が昇圧され、これと同時にＭＯＳＦＥＴ５４ｃが導
通制御されて昇圧された電圧は、第３段のコンデンサ５
５Ｃに充電される。
によりＶｄｄ−Ｖｔｈ（ＶｔｈはＭＯＳＦＥＴ５４ ａ
の開鎖電圧）まで充電される。クロック信号φが立上が
ると、コンデンサ５５ａで結合されでいる節点５６ａの
電圧が昇圧され、これと同時にＭＯＳＦＥＴ５４ｂが導
通制御されて昇圧された電圧は、第２段のコンデンサ５
５ｂに充電される。このときの節点５６ａと５］）の充
電電位は、両コンデンサ５５ａ、５５ｂにより容Ｍ分割
される。次いでクロック信号φの立上りで節点５６ｂの
電圧が昇圧され、これと同時にＭＯＳＦＥＴ５４ｃが導
通制御されて昇圧された電圧は、第３段のコンデンサ５
５Ｃに充電される。
このようにして各段のコンデンサ５５ａ、５５ｂ１５５
ｃ１・・・には、前段の昇圧された電圧が重畳的に充電
されて各節点５６ａ、５６ｂ、５６ｃ、・・・の電位が
順次に上り、出力端子５３から所要電圧値に昇圧された
昇圧電圧■９が出力されて、これが出力ＭＯ３ＦＥＴ４
のゲートに加えられ、電力損失の減少が図られる。
ｃ１・・・には、前段の昇圧された電圧が重畳的に充電
されて各節点５６ａ、５６ｂ、５６ｃ、・・・の電位が
順次に上り、出力端子５３から所要電圧値に昇圧された
昇圧電圧■９が出力されて、これが出力ＭＯ３ＦＥＴ４
のゲートに加えられ、電力損失の減少が図られる。
しかしながら上述の半導体装置にあっては、電力用の出
力ＭＯＳＦＥＴ４ （入力容量二数１００〜数１０００
ｐＦ）を駆動する昇圧回路が、各別に形成されたダイオ
ード動作のＭＯＳＦＥＴとコンデンサとで構成された昇
圧段を多段に接続した構成となっていたため、昇圧スピ
ードが低下して、出力ＭＯＳＦＥＴ４のスイッチングス
ピードが遅くなり電力損失を十分に低減し得ないという
問題点があった。また昇圧回路の構成に必要な面積が増
してチップ面積が大きくなり、コストアップを招くとい
う問題点があった。
力ＭＯＳＦＥＴ４ （入力容量二数１００〜数１０００
ｐＦ）を駆動する昇圧回路が、各別に形成されたダイオ
ード動作のＭＯＳＦＥＴとコンデンサとで構成された昇
圧段を多段に接続した構成となっていたため、昇圧スピ
ードが低下して、出力ＭＯＳＦＥＴ４のスイッチングス
ピードが遅くなり電力損失を十分に低減し得ないという
問題点があった。また昇圧回路の構成に必要な面積が増
してチップ面積が大きくなり、コストアップを招くとい
う問題点があった。
［発明の目的］
この発明は、上記事情に基づいてなされたもので、昇圧
スピードを顕著に増大させて出力ＭＯＳＦＥＴのスイッ
チングスピードを速め、また昇圧回路の構成に必要な面
積を小さくしてチップコストの低減を図ることのできる
半導体装置を提供することを目的とする。
スピードを顕著に増大させて出力ＭＯＳＦＥＴのスイッ
チングスピードを速め、また昇圧回路の構成に必要な面
積を小さくしてチップコストの低減を図ることのできる
半導体装置を提供することを目的とする。
［発明の概要］
この発明は、上記目的を達成するために、昇圧用のコン
デンサを、出力ＭＯ３ＦＥＴのゲートを一方の電極とし
て当、７ｂＭＯＳＦＥＴのゲート上に積み重ねるように
形成し、当該昇圧用のコンデンサを人容屋のコンデンサ
とすることにより、昇圧段は１段で電源電圧を所要電圧
値まで昇圧できるようにして、昇圧スピードを速めると
ともに、昇圧回路の構成に必要な面積を小さくできるよ
うにしたものである。
デンサを、出力ＭＯ３ＦＥＴのゲートを一方の電極とし
て当、７ｂＭＯＳＦＥＴのゲート上に積み重ねるように
形成し、当該昇圧用のコンデンサを人容屋のコンデンサ
とすることにより、昇圧段は１段で電源電圧を所要電圧
値まで昇圧できるようにして、昇圧スピードを速めると
ともに、昇圧回路の構成に必要な面積を小さくできるよ
うにしたものである。
［第１実施例〕
以下この発明の第１実施例を第１図の＜Ａ）、（Ｂ）〜
第３図に基づいて説明する。この実施例は、出力ＭＯＳ
ＦＥＴとして縦形ＭＯＳＦＥＴが用いられた半導体装置
に適用したものである。
第３図に基づいて説明する。この実施例は、出力ＭＯＳ
ＦＥＴとして縦形ＭＯＳＦＥＴが用いられた半導体装置
に適用したものである。
まず構成を説明すると、第１図の（Ａ）、（Ｂ）に示す
ように、半導体基板はｎ＋基板１上にｎ−エピタキシャ
ルｌ１２を形成したものが用いられている。高抵抗のｎ
′″エピタキシャル層２の部分が実質的に縦形ＭＯＳＦ
ＥＴのドレインとなる。以下この実施例では、上記のｎ
＋オンｎ−のエピタキシャル基板を指してｎ形の半導体
基板３という。
ように、半導体基板はｎ＋基板１上にｎ−エピタキシャ
ルｌ１２を形成したものが用いられている。高抵抗のｎ
′″エピタキシャル層２の部分が実質的に縦形ＭＯＳＦ
ＥＴのドレインとなる。以下この実施例では、上記のｎ
＋オンｎ−のエピタキシャル基板を指してｎ形の半導体
基板３という。
半導体基板３の主面には、縦形ＭＯＳＦＥＴ４、および
昇圧回路Ｕの構成素子となるコンデンサＣ１ｎＭＯ８６
、ｐＭＯ８７、ダイオード８等がそれぞれ形成されてい
る。
昇圧回路Ｕの構成素子となるコンデンサＣ１ｎＭＯ８６
、ｐＭＯ８７、ダイオード８等がそれぞれ形成されてい
る。
上記各素子のうち、縦形ＭＯＳＦＥＴ４の構成から述べ
ると、半導体基板３の主面にｐ形のチャンネル領域１５
が形成され、このチャンネル領域１５内にｎ＋ソース領
域１６が形成されている。
ると、半導体基板３の主面にｐ形のチャンネル領域１５
が形成され、このチャンネル領域１５内にｎ＋ソース領
域１６が形成されている。
１７はｐ＋コンタクト領域である。またｎ＋ソース領ｊ
ｌｉＩｉ１６およびドレイン領域となる半導体基板３の
ｎ−領域間におけるチャンネル領域１５上には、ゲート
酸化膜１８を介して多結晶シリコンを用いたゲート電極
１９が形成されている。
ｌｉＩｉ１６およびドレイン領域となる半導体基板３の
ｎ−領域間におけるチャンネル領域１５上には、ゲート
酸化膜１８を介して多結晶シリコンを用いたゲート電極
１９が形成されている。
２１はＰＳＧ膜、２２はＡＭ膜で形成されたソース電極
、２３はドレイン耐圧を向上させるためのガードリング
である。
、２３はドレイン耐圧を向上させるためのガードリング
である。
そしてこの実施例では、ゲート電極１９は、昇圧用のコ
ンデンサＣの一方の電極も兼ね、ゲート電極１９上に誘
電体層となる酸化膜２４を介して多結晶シリコンからな
る他方の電極２５が形成されている。而して縦形ＭＯＳ
ＦＥＴ４のゲート電Ｉｆ！１９上に、当該ゲート電極１
９、酸化膜２４、および他方の電極２５で構成された昇
圧用のコンデンサＣが積重ねるように形成されている。
ンデンサＣの一方の電極も兼ね、ゲート電極１９上に誘
電体層となる酸化膜２４を介して多結晶シリコンからな
る他方の電極２５が形成されている。而して縦形ＭＯＳ
ＦＥＴ４のゲート電Ｉｆ！１９上に、当該ゲート電極１
９、酸化膜２４、および他方の電極２５で構成された昇
圧用のコンデンサＣが積重ねるように形成されている。
特に縦形ＭＯＳＦＥＴ４のゲート電極１９は、複数個の
チャンネル領域に亘るように比較的大きな面積に形成さ
れ、また第１図＜Ａ＞に示すように配線部まで含めると
さらに大きな面積に形成されるので、昇圧用のコンデン
サＣは所要の大音量のものとすることができる。なお第
１図（Ａ）および第１図（Ｂ）に示すように各ゲート１
９．１９上に形成されたコンデンサは、並列接続されて
１個の昇圧用のコンデンサＣとして用いられる。
チャンネル領域に亘るように比較的大きな面積に形成さ
れ、また第１図＜Ａ＞に示すように配線部まで含めると
さらに大きな面積に形成されるので、昇圧用のコンデン
サＣは所要の大音量のものとすることができる。なお第
１図（Ａ）および第１図（Ｂ）に示すように各ゲート１
９．１９上に形成されたコンデンサは、並列接続されて
１個の昇圧用のコンデンサＣとして用いられる。
４圧用のコンデンサＣは、上記のように大容蚤に形成さ
れるにも拘らず、縦形ＭＯＳＦＥＴ４のゲート電極１９
上に積重ねて形成されるので、前記第７図の従来のもの
のように半導体基板の主面上に、コンデンサ形成用の面
積をとることが全くない。
れるにも拘らず、縦形ＭＯＳＦＥＴ４のゲート電極１９
上に積重ねて形成されるので、前記第７図の従来のもの
のように半導体基板の主面上に、コンデンサ形成用の面
積をとることが全くない。
またダイオード８は、第１図（Ａ）に示すようにｎ＋多
結晶シリコンからなるゲート電極１９が、フィールド酸
化ＷＡ２６上に延在され、これにｐ′″多結晶シリコン
領域２７が接続されている。多結晶シリコンのｎ＋領域
１９ａとｐ＋領域２７との接合によりダイオード８が形
成される。後述するようにダイオード８のカソードには
、昇圧された電圧が加わるので、フィールド酸化膜２６
上に形成されることにより半導体基板３等に対する絶縁
の問題が解決される。
結晶シリコンからなるゲート電極１９が、フィールド酸
化ＷＡ２６上に延在され、これにｐ′″多結晶シリコン
領域２７が接続されている。多結晶シリコンのｎ＋領域
１９ａとｐ＋領域２７との接合によりダイオード８が形
成される。後述するようにダイオード８のカソードには
、昇圧された電圧が加わるので、フィールド酸化膜２６
上に形成されることにより半導体基板３等に対する絶縁
の問題が解決される。
次いで第１図（Ｂ）に示すようにｎＭＯ８６は、ｐ１ウ
ェル領ｉｐ！ ２８を基板領域として、ｎ＋ソース領域
２９、ｎ＋ドレイン領域３１、ゲート酸化膜３２上に形
成されたゲート電極３３等で構成されでいる。
ェル領ｉｐ！ ２８を基板領域として、ｎ＋ソース領域
２９、ｎ＋ドレイン領域３１、ゲート酸化膜３２上に形
成されたゲート電極３３等で構成されでいる。
また０ＭＯ８７は、比抵抗が適宜に調整されたｎ拡散領
域３４を基板領域として、ｐ＋ソース領域３５、ｐ１ド
レイン領域３６、ゲート酸化膜３７上に形成されたゲー
ト電極３８等で構成されている。
域３４を基板領域として、ｐ＋ソース領域３５、ｐ１ド
レイン領域３６、ゲート酸化膜３７上に形成されたゲー
ト電極３８等で構成されている。
昇圧回路Ｕは、半導体基板３上に形成された上記の各素
子等を構成素子として第２図に示すように構成される。
子等を構成素子として第２図に示すように構成される。
第２図申付号９は制ｔｉｌｌ電圧Ｖｉｎの入力端子、１
０は電源電圧■ｄｄの入力端子で、制御電圧Ｖ１ｎの入
力端子９はワンショットマルチバイブレータ１１に接続
され、ワンショットマルチバイブレータ１１の出力端子
がインバータ１２を介して昇圧用のコンデンサＣの一方
の電極に接続されている。電源電圧Ｖｄ（ｊの入力端子
１０は充電路を構成するｐＭＯ８７およびダイオード８
を介してコンデンサＣの他方の電極に接続されている。
０は電源電圧■ｄｄの入力端子で、制御電圧Ｖ１ｎの入
力端子９はワンショットマルチバイブレータ１１に接続
され、ワンショットマルチバイブレータ１１の出力端子
がインバータ１２を介して昇圧用のコンデンサＣの一方
の電極に接続されている。電源電圧Ｖｄ（ｊの入力端子
１０は充電路を構成するｐＭＯ８７およびダイオード８
を介してコンデンサＣの他方の電極に接続されている。
ダイオード８は昇圧された電圧が、電源側へ漏れるのを
防止するため接続されている。
防止するため接続されている。
このようにこの実施例では、昇圧段が大容量のコンデン
サＣ１およびｐＭＯ８７の各１個等からなる１段だけで
構成されている。
サＣ１およびｐＭＯ８７の各１個等からなる１段だけで
構成されている。
また縦形ＭＯＳＦＥＴ４のゲートはｎＭＯ８６を介して
接地され、制ｔｌｌ１ｍ圧ｖｉｎの入力端子がインバー
タ１３を介してｎＭＯ８６のゲートに接続されている。
接地され、制ｔｌｌ１ｍ圧ｖｉｎの入力端子がインバー
タ１３を介してｎＭＯ８６のゲートに接続されている。
ｎＭＯ８６は、制御電圧ｖ１（１がＬレベルのとぎ、縦
形ＭＯ３Ｆ’ＥＴ４のゲー１〜を接地しで、これをオフ
に転じさせるために接続されている。
形ＭＯ３Ｆ’ＥＴ４のゲー１〜を接地しで、これをオフ
に転じさせるために接続されている。
なおコンデンサＣの他方の電極、ダイオード８のカソー
ド、および縦形Ｍ ＯＳ Ｆ Ｅ Ｔ ４のゲートは、
前記の半導体基板３上への一体的な形成の際に、既に接
続が行なわれている。
ド、および縦形Ｍ ＯＳ Ｆ Ｅ Ｔ ４のゲートは、
前記の半導体基板３上への一体的な形成の際に、既に接
続が行なわれている。
次に作用を説明する。
第３図に示すように入力端子９に入力する制御電圧ｖ１
ｎがＬレベルからＨレベルに立上ると、ワンショットマ
ルチバイブレータ１１から、その回路定数によって規定
されるパルス幅のＨレベルの制御信号ｅ１が出力される
。ｌ」レベルの制御信号ｅ１は、インバータ１２で反転
されてＬレベルとなり、このＬレベル信号によりｐＭＯ
８７が導通制御されて電源電圧Ｖｄｄが昇圧用のコンデ
ンサＣに充電される。
ｎがＬレベルからＨレベルに立上ると、ワンショットマ
ルチバイブレータ１１から、その回路定数によって規定
されるパルス幅のＨレベルの制御信号ｅ１が出力される
。ｌ」レベルの制御信号ｅ１は、インバータ１２で反転
されてＬレベルとなり、このＬレベル信号によりｐＭＯ
８７が導通制御されて電源電圧Ｖｄｄが昇圧用のコンデ
ンサＣに充電される。
規定された時間経過後、制御信号ｅ１がＬレベルに転じ
ると、インバータ１２の出力がＨレベルとなり、このＨ
レベル信号によりコンデンサＣの充電電圧が昇圧される
。
ると、インバータ１２の出力がＨレベルとなり、このＨ
レベル信号によりコンデンサＣの充電電圧が昇圧される
。
昇圧電圧ＶＱは、コンデンサＣの容量をＣ１縦形ＭＯＳ
ＦＥＴ４（７）／７−トＷｆｆｌｅｃＱｓとすると、Ｖ
Ｑ＝Ｖｄｄ−（２Ｃ＋ＣＱＳ） ／（Ｃ＋Ｃｏ５） で与えられる。
ＦＥＴ４（７）／７−トＷｆｆｌｅｃＱｓとすると、Ｖ
Ｑ＝Ｖｄｄ−（２Ｃ＋ＣＱＳ） ／（Ｃ＋Ｃｏ５） で与えられる。
昇圧用のコンデンサＣの容重を、ゲート容量Ｃｇｓの値
以上の大容量に形成することは、この実施例においては
比較的容易であるが、今仮にＣ＝ｃｃｔｓとすると、ｖ
ａ＊ｉ、５Ｖｄｄとなって電源電圧は５０％昇圧される
。
以上の大容量に形成することは、この実施例においては
比較的容易であるが、今仮にＣ＝ｃｃｔｓとすると、ｖ
ａ＊ｉ、５Ｖｄｄとなって電源電圧は５０％昇圧される
。
モして昇圧段は１段で構成されているので、上記の昇圧
作用は極めて高速に行なわれ、縦形ＭＯＳＦＥＴ４は、
昇圧された電圧■Ｑでゲートが駆動されてオンに転じ、
高速のスイッチング動作がなされて電力負荷５に通電さ
れる。
作用は極めて高速に行なわれ、縦形ＭＯＳＦＥＴ４は、
昇圧された電圧■Ｑでゲートが駆動されてオンに転じ、
高速のスイッチング動作がなされて電力負荷５に通電さ
れる。
したがって縦形ＭＯＳＦＥＴ４は、通電によりソース電
位が上昇しても充分高いゲート電圧Ｖａが与えられるの
でそのオン抵抗は増えることがなく電力損失の増大が抑
えられる。
位が上昇しても充分高いゲート電圧Ｖａが与えられるの
でそのオン抵抗は増えることがなく電力損失の増大が抑
えられる。
制御電圧ｖｉｎがＬレベルになると、インバータ１３を
介してｎＭＯ８６が通電制御され、ゲート電圧Ｖ（Ｊが
ゼロとなって縦形ＭＯＳＦＥＴ４は、オフに転じる。
介してｎＭＯ８６が通電制御され、ゲート電圧Ｖ（Ｊが
ゼロとなって縦形ＭＯＳＦＥＴ４は、オフに転じる。
次いで具体例を従来例と比較して述べる。
インバータ１２がｎグーヤンネルおよびｐチャンネルの
ＭＯＳＦＥＴで構成されているとして、その特性をβ−
８μＡ／Ｖ２ 、Ｖｔｈ＝２Ｖ、！：Ｌ、、昇圧用のコ
ンデンサＣの容量を１０００ｐＦ、縦形ＭＯＳＦＥＴ４
のゲート容量ｃｑｓを１０００ｐＦ、制御信号ｅ１のパ
ルス幅を１５μｓ、Ｖｄｄ−１５■とすると、ＶＱｈｌ
、５ＶｄｌＣ昇圧するのに要する時間は約３０μｓであ
った。
ＭＯＳＦＥＴで構成されているとして、その特性をβ−
８μＡ／Ｖ２ 、Ｖｔｈ＝２Ｖ、！：Ｌ、、昇圧用のコ
ンデンサＣの容量を１０００ｐＦ、縦形ＭＯＳＦＥＴ４
のゲート容量ｃｑｓを１０００ｐＦ、制御信号ｅ１のパ
ルス幅を１５μｓ、Ｖｄｄ−１５■とすると、ＶＱｈｌ
、５ＶｄｌＣ昇圧するのに要する時間は約３０μｓであ
った。
これに対し、前記第８図に°示した従来の昇圧回路５１
においては、昇圧段数を７段、昇圧用の各コンデンサ５
５ａ・・・の容Ｍを２ｐＦ、各ＭＯ８ＦＥ Ｔ ５４
ａ ・・・をβ−８μＡ／Ｖ２ 、Ｖｔｈ＝２Ｖ。
においては、昇圧段数を７段、昇圧用の各コンデンサ５
５ａ・・・の容Ｍを２ｐＦ、各ＭＯ８ＦＥ Ｔ ５４
ａ ・・・をβ−８μＡ／Ｖ２ 、Ｖｔｈ＝２Ｖ。
クロックφ、φの周波数を１ＭＨ２とし、Ｖｄｄおよび
縦形ＭＯＳＦＥＴ４のゲート容量Ｃｑｓ等は前記と同様
とすると、ＶｇＷｌ、５Ｖｄｄに昇圧するのに要する時
間は約２ｍｓであった。
縦形ＭＯＳＦＥＴ４のゲート容量Ｃｑｓ等は前記と同様
とすると、ＶｇＷｌ、５Ｖｄｄに昇圧するのに要する時
間は約２ｍｓであった。
したがって上記両者の昇圧スピードを比較すると、この
発明の実施例のものは、従来のものより６０〜７０倍高
速である。
発明の実施例のものは、従来のものより６０〜７０倍高
速である。
従来のもので、この発明の実施例のものと同等の昇圧ス
ピードを得ようとすると、ＭＯＳＦＥＴおよび昇圧用の
コンデンサともに６０〜７０ｆ８程度に大ぎくする必要
があり、チップ面積の著しい増大を招く。
ピードを得ようとすると、ＭＯＳＦＥＴおよび昇圧用の
コンデンサともに６０〜７０ｆ８程度に大ぎくする必要
があり、チップ面積の著しい増大を招く。
［第２実施例］
第４図にはこの発明の第２実施例を示す。この実施例は
、出力ＭＯＳＦＥＴとして横形ＭＯＳＦＥＴが用いられ
た半導体装置に適用したものである。
、出力ＭＯＳＦＥＴとして横形ＭＯＳＦＥＴが用いられ
た半導体装置に適用したものである。
なお第４図において前記第１図の（Ａ）、（Ｂ）にお【
プる部材または部位と同一ないし均等のものは、前記と
同一符号を以って示し重複した説明を省略する。
プる部材または部位と同一ないし均等のものは、前記と
同一符号を以って示し重複した説明を省略する。
横形ＭＯＳＦＥＴ１４は、ｎ形の半導体基板３の主面に
、チャンネル領域となるｐウェル３９が形成され、この
ｐウェル３９内に形成されたｎ＋ソース領域４０、ｎ＋
ドレイン領域４１、およびゲート酸化ｌｌＩ４２上に形
成されたゲート電４ｆ！４３等で構成されている。
、チャンネル領域となるｐウェル３９が形成され、この
ｐウェル３９内に形成されたｎ＋ソース領域４０、ｎ＋
ドレイン領域４１、およびゲート酸化ｌｌＩ４２上に形
成されたゲート電４ｆ！４３等で構成されている。
そして上記ゲート電極４３を一方の電極として、誘電体
層となる酸化膜２４および他方の電極２５により昇圧用
のコンデンサＣが形成されている。
層となる酸化膜２４および他方の電極２５により昇圧用
のコンデンサＣが形成されている。
横形ＭＯＳＦＥＴ１４のゲート電極４３上に昇圧用のコ
ンデンサＣを構成する場合においても、前記第７図に示
したように基板内に作り込むのと１七較すると、基板上
にコンデンサ形成用の面積を格別にとることなく、比較
釣人容量のコンデンサを形成することができる。
ンデンサＣを構成する場合においても、前記第７図に示
したように基板内に作り込むのと１七較すると、基板上
にコンデンサ形成用の面積を格別にとることなく、比較
釣人容量のコンデンサを形成することができる。
横形ＭＯＳＦＥＴ１４は、前記縦形ＭＯＳＦＥＴ４と較
べると、比較的小電力用の出力ＭＯＳＦＥＴとして使用
されるが、昇圧電圧により駆動されて電力損失の増大が
抑えられる作用は、前記第１実施例のものとほぼ同様で
ある。
べると、比較的小電力用の出力ＭＯＳＦＥＴとして使用
されるが、昇圧電圧により駆動されて電力損失の増大が
抑えられる作用は、前記第１実施例のものとほぼ同様で
ある。
［第３実施例］
第５図および第６図には、この発明の第３実施例を示す
。
。
この実施例は、前記第１実施例の半導体装置におりる昇
圧回路の部分に、バックアップ用の昇圧回路を付設した
ものである。
圧回路の部分に、バックアップ用の昇圧回路を付設した
ものである。
第５図において主昇圧回路Ｕ１は、前記第２図における
昇圧回路Ｕと同様に構成されている。
昇圧回路Ｕと同様に構成されている。
バックアップ用の昇圧回路Ｕ２における符号４４はパル
ス信号ｅ２を発振する発振回路でセット端子Ｓおよびリ
セット端子Ｒが備えられ、リセット端子Ｒには制御電圧
Ｖｉｎを反転するインバータ４５が接続されている。
ス信号ｅ２を発振する発振回路でセット端子Ｓおよびリ
セット端子Ｒが備えられ、リセット端子Ｒには制御電圧
Ｖｉｎを反転するインバータ４５が接続されている。
発振回路４４の出力端子は、他のインバータ４６を介し
て昇圧用のコンデンサＣ２の一方の電極に接続され、電
源電圧Ｖｄｄの線路がｐＭＯ８４７およびダイオード４
８を介してコンデンサＣ２の他方の電極に接続されてい
る。コンデンサＣ２の他方の電極は、バックアップ用昇
圧電圧の出力端子となるもので、この出力端子がダイオ
ード４９を介して主昇圧回路Ｕ１の出力端子に接続され
ている。
て昇圧用のコンデンサＣ２の一方の電極に接続され、電
源電圧Ｖｄｄの線路がｐＭＯ８４７およびダイオード４
８を介してコンデンサＣ２の他方の電極に接続されてい
る。コンデンサＣ２の他方の電極は、バックアップ用昇
圧電圧の出力端子となるもので、この出力端子がダイオ
ード４９を介して主昇圧回路Ｕ１の出力端子に接続され
ている。
バックアップ用の昇圧回路Ｕ２は、主昇圧回路Ｕ１の昇
圧電圧がｐＭＯ８６やダイオード８を介しての電荷漏れ
により低下するのを補うことをその目的の一つとするも
のなので、その昇圧スピードは主昇圧回路Ｕ１のように
速くする必要はない。
圧電圧がｐＭＯ８６やダイオード８を介しての電荷漏れ
により低下するのを補うことをその目的の一つとするも
のなので、その昇圧スピードは主昇圧回路Ｕ１のように
速くする必要はない。
このため昇任用のコンデンサＣ２は、主昇圧回路Ｕｉ側
のコンデンサＣ１ぽど大容量のものとする必要がなく、
前記第１図等において縦形ＭＯＳＦＥＴ４のゲート和種
１９上の一部に形成することができ、または半導体基板
３の主面の一部に作り込むことができる。他のｐＭＯ３
４７、ダイオード４８．４９も同様に比較的小容量のも
のでよく、半導体基板３の主面の一部等に作り込まれる
。
のコンデンサＣ１ぽど大容量のものとする必要がなく、
前記第１図等において縦形ＭＯＳＦＥＴ４のゲート和種
１９上の一部に形成することができ、または半導体基板
３の主面の一部に作り込むことができる。他のｐＭＯ３
４７、ダイオード４８．４９も同様に比較的小容量のも
のでよく、半導体基板３の主面の一部等に作り込まれる
。
これらの素子は小形で且つ個数が少ないので、その素子
形成に必要とされる面積増しは僅かである。
形成に必要とされる面積増しは僅かである。
作用を説明すると、制御１７ｔｆ圧Ｖｉ ｎ；／ｊＣＬ
レベルからＨレベルに立上がると、主昇圧回路Ｕ１は、
前記のように速い昇圧スピードで昇圧され、例えばｖｏ
＊”＋、５Ｖｄｄまで昇圧される。
レベルからＨレベルに立上がると、主昇圧回路Ｕ１は、
前記のように速い昇圧スピードで昇圧され、例えばｖｏ
＊”＋、５Ｖｄｄまで昇圧される。
一方、バックアップ用の昇圧回路Ｕ２においては、制御
電圧ＶｉｎのＨレベルへの立上りで、発振回路４４が発
振を開始し、早い繰り返し周期のパルス信号ｅ２の１サ
イクル毎にコンデンサＣ２の出力側が小電圧レベルで段
階的に昇圧される。
電圧ＶｉｎのＨレベルへの立上りで、発振回路４４が発
振を開始し、早い繰り返し周期のパルス信号ｅ２の１サ
イクル毎にコンデンサＣ２の出力側が小電圧レベルで段
階的に昇圧される。
この段階的な昇圧電圧で、主昇圧回路Ｕ１の昇圧電圧■
Ｑがバックアップされ、比較的長時間に亘って出力ＭＯ
ＳＦＥＴ４を継続駆動する場合においても電荷の漏れ等
によるゲート駆動用昇圧電圧Ｖｇの低下が補われる。
Ｑがバックアップされ、比較的長時間に亘って出力ＭＯ
ＳＦＥＴ４を継続駆動する場合においても電荷の漏れ等
によるゲート駆動用昇圧電圧Ｖｇの低下が補われる。
そしてバックアップ用昇圧回路Ｕ２のバックアップ作用
により、昇圧電圧ＶＱは、最終的に２Ｖｄｄ程度の電圧
レベルまで昇圧され、出力ＭＯ３ＦＥＴ４の電力損失が
一層軽減される。
により、昇圧電圧ＶＱは、最終的に２Ｖｄｄ程度の電圧
レベルまで昇圧され、出力ＭＯ３ＦＥＴ４の電力損失が
一層軽減される。
制御電圧ＶｉｎがＬレベルになると、両昇圧回路Ｌｉｔ
、 Ｕ２ともにリセットされ、またｎＭＯ８６等の作
用により出力ＭＯＳＦＥＴ４はオフに転じる。
、 Ｕ２ともにリセットされ、またｎＭＯ８６等の作
用により出力ＭＯＳＦＥＴ４はオフに転じる。
［発明の効果］
以上説明したように、この発明によれば昇圧用のコンデ
ンサを、出力ＭＯ３ＦＥＴのゲートを一方の電極として
当該ＭＯＳＦＥＴのゲート上に積み屯ねるように形成し
たので、昇圧用のコンデンサを大容量のコンデンサとす
ることができて電源電圧を１段の昇圧段で新製電圧値ま
で昇圧することができる。したがって昇圧スピードが顕
著に増大して出力ＭＯＳＦＥＴのスイッチングスピード
が速められ、出力ＭＯＳＦＥＴの電力損失を十分に低減
することができる。また昇任回路の構成に必要な面積が
小さくなるので、チップ面積が小さくなりチップコスト
の低減を図ることができるという利点がある。
ンサを、出力ＭＯ３ＦＥＴのゲートを一方の電極として
当該ＭＯＳＦＥＴのゲート上に積み屯ねるように形成し
たので、昇圧用のコンデンサを大容量のコンデンサとす
ることができて電源電圧を１段の昇圧段で新製電圧値ま
で昇圧することができる。したがって昇圧スピードが顕
著に増大して出力ＭＯＳＦＥＴのスイッチングスピード
が速められ、出力ＭＯＳＦＥＴの電力損失を十分に低減
することができる。また昇任回路の構成に必要な面積が
小さくなるので、チップ面積が小さくなりチップコスト
の低減を図ることができるという利点がある。
第１図はこの発明に係る半導体装置の第１実施例を示す
縦断面図、第２図は同上実施例の等価回路を示す回路図
、第３図は同上実施例の制御信号等を示すタイミングチ
ャート、第４図はこの発明の第２実施例を示す縦断面図
、第５図はこの発明の第３実施例を示す回路図、第６図
は同上第３実施例の制御信号等を示すタイミングチャー
ト、第７図は従来の半導体装置の縦断面図、第８図は同
上従来例の等価回路を示す回路図、第９図は同上従来例
に適用するクロック信号の波形図である。 ３：半導体基板、 ４：縦形ＭＯ３ＦＥＴ （出力ＭＯＳＦＥＴ）、９：制
御電圧の入力端子、 １０：電源電圧の入力端子、 １４：横形ＭＯＳＦＥＴ（出力ＭＯＳＦＥＴ＞、１９．
４３：ゲート電極、 ２４：誘電体層となる酸化膜、 ２５：コンデンサの他方の電極、 Ｃ，ＣＩ 、Ｃ２：昇圧用のコンデンサ、Ｕ、Ｕｌ、Ｃ
Ｉ２：昇圧回路。 ′特許出願人 日産自！Ｊｌ車株式会社′＃ｃ２図 第３Σ 第５図 第６図
縦断面図、第２図は同上実施例の等価回路を示す回路図
、第３図は同上実施例の制御信号等を示すタイミングチ
ャート、第４図はこの発明の第２実施例を示す縦断面図
、第５図はこの発明の第３実施例を示す回路図、第６図
は同上第３実施例の制御信号等を示すタイミングチャー
ト、第７図は従来の半導体装置の縦断面図、第８図は同
上従来例の等価回路を示す回路図、第９図は同上従来例
に適用するクロック信号の波形図である。 ３：半導体基板、 ４：縦形ＭＯ３ＦＥＴ （出力ＭＯＳＦＥＴ）、９：制
御電圧の入力端子、 １０：電源電圧の入力端子、 １４：横形ＭＯＳＦＥＴ（出力ＭＯＳＦＥＴ＞、１９．
４３：ゲート電極、 ２４：誘電体層となる酸化膜、 ２５：コンデンサの他方の電極、 Ｃ，ＣＩ 、Ｃ２：昇圧用のコンデンサ、Ｕ、Ｕｌ、Ｃ
Ｉ２：昇圧回路。 ′特許出願人 日産自！Ｊｌ車株式会社′＃ｃ２図 第３Σ 第５図 第６図
Claims (1)
- 【特許請求の範囲】 昇圧用のコンデンサに充電される電源電圧を外部制御信
号で昇圧制御し、昇圧された電圧で出力ＭＯＳＦＥＴの
ゲートを駆動する半導体装置において、 前記昇圧用のコンデンサを、前記出力ＭＯＳＦＥＴのゲ
ートを一方の電極として当該出力ＭＯＳＦＥＴのゲート
上に積重ねるように形成したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048706A JPS62206872A (ja) | 1986-03-07 | 1986-03-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048706A JPS62206872A (ja) | 1986-03-07 | 1986-03-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62206872A true JPS62206872A (ja) | 1987-09-11 |
Family
ID=12810760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61048706A Pending JPS62206872A (ja) | 1986-03-07 | 1986-03-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62206872A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347152A (en) * | 1989-06-30 | 1994-09-13 | Texas Instruments Incorporated | Stacked CMOS latch with cross-coupled capacitors |
| JP2009021643A (ja) * | 1997-01-31 | 2009-01-29 | Panasonic Corp | 発光装置及びその製造方法 |
-
1986
- 1986-03-07 JP JP61048706A patent/JPS62206872A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347152A (en) * | 1989-06-30 | 1994-09-13 | Texas Instruments Incorporated | Stacked CMOS latch with cross-coupled capacitors |
| JP2009021643A (ja) * | 1997-01-31 | 2009-01-29 | Panasonic Corp | 発光装置及びその製造方法 |
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