JPH0430207B2 - - Google Patents
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- Publication number
- JPH0430207B2 JPH0430207B2 JP57100253A JP10025382A JPH0430207B2 JP H0430207 B2 JPH0430207 B2 JP H0430207B2 JP 57100253 A JP57100253 A JP 57100253A JP 10025382 A JP10025382 A JP 10025382A JP H0430207 B2 JPH0430207 B2 JP H0430207B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- output terminal
- power supply
- field effect
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタ（以下MOST
と称す）を用いた集積回路に関し、特に低消費電
力のドライバー回路に関するものである。
と称す）を用いた集積回路に関し、特に低消費電
力のドライバー回路に関するものである。
従来この種の回路として第１図に示す様なもの
（これは例えばUSP3506851号に開示されている）
があつた。
（これは例えばUSP3506851号に開示されている）
があつた。
図において、１はドライバー回路の入力端子、
２は出力端子、３は入力の状態に応じてON、
OFFする駆動MOST、４は負荷MOST、５は出
力負荷容量、６は出力端子２のレベル変化を
MOST４のゲートにフイードバツクする正帰還
容量、７はMOST４のゲートに電圧を供給する
充電MOST、９は電源端子である。
２は出力端子、３は入力の状態に応じてON、
OFFする駆動MOST、４は負荷MOST、５は出
力負荷容量、６は出力端子２のレベル変化を
MOST４のゲートにフイードバツクする正帰還
容量、７はMOST４のゲートに電圧を供給する
充電MOST、９は電源端子である。
次に動作について説明するが、便宜上回路の説
明はすべてＮチヤネルMOSTで行なう。しかし
回路的な意味はＰチヤネルMOSTの場合でも本
質的に同一であり本発明はIGFET（絶縁ゲート型
電界効果トランジスタ）を用いた回路全般に実施
することができる。
明はすべてＮチヤネルMOSTで行なう。しかし
回路的な意味はＰチヤネルMOSTの場合でも本
質的に同一であり本発明はIGFET（絶縁ゲート型
電界効果トランジスタ）を用いた回路全般に実施
することができる。
第１図において、入力レベルが高レベルのとき
MOST３はONとなり、出力端子２の電圧は接地
レベルに近い低レベルになる。このレベルは
MOST３と４のON抵抗の比によつて決まる（通
常１対10程度にとられる）。
MOST３はONとなり、出力端子２の電圧は接地
レベルに近い低レベルになる。このレベルは
MOST３と４のON抵抗の比によつて決まる（通
常１対10程度にとられる）。
次に入力レベルが低レベルに変化すると、
MOST３がOFFとなり、出力端子２のレベルは
低レベルから高レベルへ向つて変化する。この変
化は負荷容量５をMOST４によつて充電するこ
とによつて行なわれる。従つて高速に負荷容量５
を充電するためにはMOST４の充電電流を大き
くする必要がある。ところがこの様にすると、入
力レベルが高レベルのときはMOST４，３を流
れる電流が増え、ドライバー回路の消費電力が増
えることになる。
MOST３がOFFとなり、出力端子２のレベルは
低レベルから高レベルへ向つて変化する。この変
化は負荷容量５をMOST４によつて充電するこ
とによつて行なわれる。従つて高速に負荷容量５
を充電するためにはMOST４の充電電流を大き
くする必要がある。ところがこの様にすると、入
力レベルが高レベルのときはMOST４，３を流
れる電流が増え、ドライバー回路の消費電力が増
えることになる。
なお、第１図で帰還容量６は出力レベルが低レ
ベルから高レベルに変化するとき、その変化量を
MOST４のゲートに帰還させ、MOST４のゲー
ト電極であるノード８の電圧を上昇させ、
MOST４からの充電電流を増加させると同時に
MOST４のしきい電圧VTHによる出力電圧の低下
を防止するための容量である。この容量６により
出力端子２は高速に充電され、かつそのレベルは
電源電圧レベルまで上昇する。上記の回路動作を
第２図の波形図に示す。
ベルから高レベルに変化するとき、その変化量を
MOST４のゲートに帰還させ、MOST４のゲー
ト電極であるノード８の電圧を上昇させ、
MOST４からの充電電流を増加させると同時に
MOST４のしきい電圧VTHによる出力電圧の低下
を防止するための容量である。この容量６により
出力端子２は高速に充電され、かつそのレベルは
電源電圧レベルまで上昇する。上記の回路動作を
第２図の波形図に示す。
第１図の回路の欠点である消費電力の問題を低
減したのが、第３図に示す回路である。これは第
１図の回路の出力と出力負荷容量との間にバツフ
アトランジスタ１０，１１を接続したもので、こ
の両MOST１０，１１により出力負荷容量５を
高速に充電するという回路である。この回路は次
の様に動作する。
減したのが、第３図に示す回路である。これは第
１図の回路の出力と出力負荷容量との間にバツフ
アトランジスタ１０，１１を接続したもので、こ
の両MOST１０，１１により出力負荷容量５を
高速に充電するという回路である。この回路は次
の様に動作する。
第３図と第４図の波形図に示すように、入力レ
ベルが高レベルのときは第１図と同じくノード１
３は接地レベルに近い低レベルになる。従つて
MOST１１はOFF、一方MOST１０はONして
いるので、出力端子２の電圧は完全な接地レベル
（低レベル）になる。次に入力レベルが低レベル
になると、第１図と同じ様に中間出力端子である
ノード１３は低レベルから高レベルに向つて変化
する。ところが第３図の回路ではMOST４によ
つて充電すべき負荷容量は１２である。容量１２
は殆んどがMOST１１のゲート容量であり、そ
の値は容量５に比べれば通常格段に小さい。従つ
て第１図と第３図のMOSTからの充電電流を同
じにした場合、第３図のノード１３は第１図のノ
ード２よりも高速に充電されることになる。そし
てそのことによりノード１３の電圧によつて駆動
されるMOST１１も高速に容量５を充電するこ
とになる。すなわち第１図と第３図の回路におい
て負荷容量５の充電速度を同じにした場合、第３
図の回路の方が消費電力を小さくできるというこ
とになる。
ベルが高レベルのときは第１図と同じくノード１
３は接地レベルに近い低レベルになる。従つて
MOST１１はOFF、一方MOST１０はONして
いるので、出力端子２の電圧は完全な接地レベル
（低レベル）になる。次に入力レベルが低レベル
になると、第１図と同じ様に中間出力端子である
ノード１３は低レベルから高レベルに向つて変化
する。ところが第３図の回路ではMOST４によ
つて充電すべき負荷容量は１２である。容量１２
は殆んどがMOST１１のゲート容量であり、そ
の値は容量５に比べれば通常格段に小さい。従つ
て第１図と第３図のMOSTからの充電電流を同
じにした場合、第３図のノード１３は第１図のノ
ード２よりも高速に充電されることになる。そし
てそのことによりノード１３の電圧によつて駆動
されるMOST１１も高速に容量５を充電するこ
とになる。すなわち第１図と第３図の回路におい
て負荷容量５の充電速度を同じにした場合、第３
図の回路の方が消費電力を小さくできるというこ
とになる。
ところが第３図の回路はMOST１１のしきい
電圧によつて出力端子２の電圧はしきい電圧分だ
け低くなるので、この信号によつて駆動される回
路の電源電圧に対する動作余裕度が小さくなると
いう欠点がある。
電圧によつて出力端子２の電圧はしきい電圧分だ
け低くなるので、この信号によつて駆動される回
路の電源電圧に対する動作余裕度が小さくなると
いう欠点がある。
この発明は以上の点に鑑み、外部電源電圧が印
加され該外部電源電圧よりも高い電圧を発生する
昇圧回路と、一方の主電極が上記昇圧回路の電圧
出力端子の一方に、他方の主電極が中間出力端子
に接続された第１の電界効果トランジスタと、上
記中間出力端子と上記昇圧回路の電圧出力端子の
他方との間に接続され少なくとも１個の入力端子
をもち論理動作を行う少なくとも１個の第２の電
界効果トランジスタと、上記外部電源電圧端子と
出力端子間に接続されゲートが上記中間出力端子
に接続された第３の電界効果トランジスタとを備
え、上記第１、第２の電界効果トランジスタ間に
印加される電圧を、上記第３の電界効果トランジ
スタのしきい電圧と上記外部電源電圧との和より
も高くすることにより、低消費電力でかつ出力電
圧を電源電圧まで出すことのできるドライバー回
路を提供することを目的としている。
加され該外部電源電圧よりも高い電圧を発生する
昇圧回路と、一方の主電極が上記昇圧回路の電圧
出力端子の一方に、他方の主電極が中間出力端子
に接続された第１の電界効果トランジスタと、上
記中間出力端子と上記昇圧回路の電圧出力端子の
他方との間に接続され少なくとも１個の入力端子
をもち論理動作を行う少なくとも１個の第２の電
界効果トランジスタと、上記外部電源電圧端子と
出力端子間に接続されゲートが上記中間出力端子
に接続された第３の電界効果トランジスタとを備
え、上記第１、第２の電界効果トランジスタ間に
印加される電圧を、上記第３の電界効果トランジ
スタのしきい電圧と上記外部電源電圧との和より
も高くすることにより、低消費電力でかつ出力電
圧を電源電圧まで出すことのできるドライバー回
路を提供することを目的としている。
以下この発明の一実施例を図について説明す
る。第５図において、１〜１３は第３図の同一符
号のものと同一部分を表わしている。ただし
MOST４のドレインとMOST７のドレインおよ
びゲートはノード１９に接続されている。そして
本回路の重要な構成要素は昇圧回路２０と第１、
第２、第３のMOST４，３，１１であり、第１
のMOST４は一方の主電極が昇圧回路２０の電
圧出力端子の一方１９に、他方の主電極が中間出
力端子１３に接続されている。また第２の
MOST３は中間出力端子１３と昇圧回路２０の
電圧出力端子の他方である接地間に接続され、入
力端子１を持ち論理動作を行なうものである、ま
た第３のMOST１１は外部電源電圧Ｖと出力端
子２間に接続されそのゲートの中間出力端子１３
に接続されている。
る。第５図において、１〜１３は第３図の同一符
号のものと同一部分を表わしている。ただし
MOST４のドレインとMOST７のドレインおよ
びゲートはノード１９に接続されている。そして
本回路の重要な構成要素は昇圧回路２０と第１、
第２、第３のMOST４，３，１１であり、第１
のMOST４は一方の主電極が昇圧回路２０の電
圧出力端子の一方１９に、他方の主電極が中間出
力端子１３に接続されている。また第２の
MOST３は中間出力端子１３と昇圧回路２０の
電圧出力端子の他方である接地間に接続され、入
力端子１を持ち論理動作を行なうものである、ま
た第３のMOST１１は外部電源電圧Ｖと出力端
子２間に接続されそのゲートの中間出力端子１３
に接続されている。
また、１４は低レベルと高レベルが周期的に繰
り返される交流信号の加わる端子で、この信号は
クロツクパルスφが加えられている。１５はノー
ド１９の電圧を昇圧するための容量、１６はノー
ド１９に電荷を供給するための充電MOST、１
７はクロツクφによつてノード１９に充電された
電荷がノード１８に戻らない様にするための整流
MOST、２０はクロツクφおよび容量１５、
MOST１６，１７から構成され、第６図に示す
ように動作初期を除き実質的に一定の電圧を発生
する昇圧回路、１９は昇圧回路２０の出力ノー
ド、２１は後で説明する昇圧回路２０の負荷電流
によるノード１９の電圧変動を安定化するための
容量である。
り返される交流信号の加わる端子で、この信号は
クロツクパルスφが加えられている。１５はノー
ド１９の電圧を昇圧するための容量、１６はノー
ド１９に電荷を供給するための充電MOST、１
７はクロツクφによつてノード１９に充電された
電荷がノード１８に戻らない様にするための整流
MOST、２０はクロツクφおよび容量１５、
MOST１６，１７から構成され、第６図に示す
ように動作初期を除き実質的に一定の電圧を発生
する昇圧回路、１９は昇圧回路２０の出力ノー
ド、２１は後で説明する昇圧回路２０の負荷電流
によるノード１９の電圧変動を安定化するための
容量である。
まず昇圧回路２０の部分の動作を説明する。第
６図の波形図に示すように、集積回路上に設けら
れた発振回路により、あるいは外部から周期的に
クロツクφを端子１４に加えると、クロツクの立
ち上がりで容量１５を通してノード１８が充電さ
れ、ノード１８のレベルが上がる。このときノー
ド１８はMOST１７のドレインとゲートとして
働き、MOST１７はONして、ノード１９も充電
され、レベルが上がる。次にクロツクφの立ち下
がりで容量１５を通してノード１８から電荷が放
電してノード１８のレベルが下がると、ノード１
８はMOST１７のゲートとソースになるので
MOST１７はOFFとなる。すなわちノード１９
の電圧は変化しない。クロツクを何回が加える
と、上記のことを繰り返してノード１９のレベル
は次第に上昇していくことになる。もしノード１
９に第５図に示す様なドライバ回路が接続されて
いない場合、そのレベルはほぼV19＝２（Ｖ−
VTH）となる。しかし第５図の様に昇圧回路２０
の負荷として図の様なドライバー回路が接続され
ている場合は、ドライバー回路の入力が高レベル
のとき、MOST３と４を通して電流Ｉが流れる
ので、ノード１９の電圧は低下する。この様子を
第７図に示す。第７図ではドライバー回路に流れ
る電流（負荷電流）と昇圧回路２０の出力電圧の
関係が示されている。図において、Ｉ＝IBにおい
て特性が変わるのは、負荷電流が増えて出力電圧
がＶ−2VTHまで下がると、MOST１６からの電
流供給分が加わるからである。
６図の波形図に示すように、集積回路上に設けら
れた発振回路により、あるいは外部から周期的に
クロツクφを端子１４に加えると、クロツクの立
ち上がりで容量１５を通してノード１８が充電さ
れ、ノード１８のレベルが上がる。このときノー
ド１８はMOST１７のドレインとゲートとして
働き、MOST１７はONして、ノード１９も充電
され、レベルが上がる。次にクロツクφの立ち下
がりで容量１５を通してノード１８から電荷が放
電してノード１８のレベルが下がると、ノード１
８はMOST１７のゲートとソースになるので
MOST１７はOFFとなる。すなわちノード１９
の電圧は変化しない。クロツクを何回が加える
と、上記のことを繰り返してノード１９のレベル
は次第に上昇していくことになる。もしノード１
９に第５図に示す様なドライバ回路が接続されて
いない場合、そのレベルはほぼV19＝２（Ｖ−
VTH）となる。しかし第５図の様に昇圧回路２０
の負荷として図の様なドライバー回路が接続され
ている場合は、ドライバー回路の入力が高レベル
のとき、MOST３と４を通して電流Ｉが流れる
ので、ノード１９の電圧は低下する。この様子を
第７図に示す。第７図ではドライバー回路に流れ
る電流（負荷電流）と昇圧回路２０の出力電圧の
関係が示されている。図において、Ｉ＝IBにおい
て特性が変わるのは、負荷電流が増えて出力電圧
がＶ−2VTHまで下がると、MOST１６からの電
流供給分が加わるからである。
第５図におけるドライバー回路部分の動作は第
３図の回路のものと同一である。いま、第５図に
おいてMOST３，４を流れる電流を第７図のIA
以下にしておき、入力が低レベルになつたとする
と、MOST４のドレイン電圧は第７図より明ら
かな様にＶ＋VTH以上になるから、中間出力端子
であるノード１３にはＶ＋VTH以上の電圧が出る
ことになる。その結果MOST１１のVTHによる低
下分が補償され、出力ノード２は電源電圧レベル
まで出ることになり、従来の回路における欠点が
改良されたことになる。なお上記実施例では中間
出力端子１３と昇圧回路２０の電圧出力端子の他
方である接地との間には論理動作を行なう第２の
MOST３を１個のみ接続したが、この第２の
MOSTは複数個直列または並列に、あるいはさ
らに直列、並列、組合わせて接続してもよい。
３図の回路のものと同一である。いま、第５図に
おいてMOST３，４を流れる電流を第７図のIA
以下にしておき、入力が低レベルになつたとする
と、MOST４のドレイン電圧は第７図より明ら
かな様にＶ＋VTH以上になるから、中間出力端子
であるノード１３にはＶ＋VTH以上の電圧が出る
ことになる。その結果MOST１１のVTHによる低
下分が補償され、出力ノード２は電源電圧レベル
まで出ることになり、従来の回路における欠点が
改良されたことになる。なお上記実施例では中間
出力端子１３と昇圧回路２０の電圧出力端子の他
方である接地との間には論理動作を行なう第２の
MOST３を１個のみ接続したが、この第２の
MOSTは複数個直列または並列に、あるいはさ
らに直列、並列、組合わせて接続してもよい。
第８図は本発明の他の実施例を示す回路図であ
る。
る。
第８図の回路と第５図の回路の違いはMOST
１１のドレインが電源ではなく昇圧回路２０の出
力に接続されていることである。この回路におい
ては、例えばノード１９の電圧をＶ＋2VTHに設
定した場合、ノード２の出力電圧がＶ＋VTHまで
出るので、第５図の回路よりも一層電源電圧に対
する余裕度が大きくできる。
１１のドレインが電源ではなく昇圧回路２０の出
力に接続されていることである。この回路におい
ては、例えばノード１９の電圧をＶ＋2VTHに設
定した場合、ノード２の出力電圧がＶ＋VTHまで
出るので、第５図の回路よりも一層電源電圧に対
する余裕度が大きくできる。
第９図は本発明の他の実施例を示す回路図であ
る。第９図の回路と第８図の回路の違いは
MOST４のゲート電圧を昇圧するための容量６
が端子１を入力とするMOST２２，２３からな
るインバータの出力とMOST４のゲート電極
（ノード８）間に接続されていることである。こ
の回路の目的はMOST２２，２３からなるイン
バータの出力ノード２５にはフイードバツク容量
６と寄生容量２４以外には負荷がかからない様に
してノード２５の立ち上がり速度を速くして容量
６によるノード８の昇圧を速くすることにある。
これによりノード１３の立ち上がり速度が速くな
り、出力ノード２の立ち上がり速度も速くなる。
る。第９図の回路と第８図の回路の違いは
MOST４のゲート電圧を昇圧するための容量６
が端子１を入力とするMOST２２，２３からな
るインバータの出力とMOST４のゲート電極
（ノード８）間に接続されていることである。こ
の回路の目的はMOST２２，２３からなるイン
バータの出力ノード２５にはフイードバツク容量
６と寄生容量２４以外には負荷がかからない様に
してノード２５の立ち上がり速度を速くして容量
６によるノード８の昇圧を速くすることにある。
これによりノード１３の立ち上がり速度が速くな
り、出力ノード２の立ち上がり速度も速くなる。
第１０図は本発明の他の実施例を示す回路図で
ある。第１０図と第９図の違いは、入力部に論理
回路が構成されていることで、出力ノードには入
力端子１ａ，１ｂへの入力のANDと入力端子１
ｃへの入力のNOR値が出てくる。第１０図の様
に複数の入力が組み合わされた論理回路に本発明
が適用できることはこれまでの説明から容易に類
推できる。
ある。第１０図と第９図の違いは、入力部に論理
回路が構成されていることで、出力ノードには入
力端子１ａ，１ｂへの入力のANDと入力端子１
ｃへの入力のNOR値が出てくる。第１０図の様
に複数の入力が組み合わされた論理回路に本発明
が適用できることはこれまでの説明から容易に類
推できる。
第１１図は本発明の他の実施例を示す回路図で
ある。第１１図と第９図の違いはノード８を充電
するMOST７のゲードとドレインが電源端子９
に接続されていることである。
ある。第１１図と第９図の違いはノード８を充電
するMOST７のゲードとドレインが電源端子９
に接続されていることである。
この場合、ノード８が昇圧される前の初期電圧
がＶ−VTHになつているだけで回路動作としては
ほぼ第９図のものと同じ結果が得られる。
がＶ−VTHになつているだけで回路動作としては
ほぼ第９図のものと同じ結果が得られる。
以上の様に、本発明によれば、電源電圧と
MOSTのしきい電圧の和以上に昇圧された電圧
をドライバーの電源電圧にすることにより、ドラ
イバーの出力電圧を電源電圧以上にすることがで
きるので、ドライバーの低消費電力化と電源電圧
に対する動作余裕度の増大ができるという効果が
ある。
MOSTのしきい電圧の和以上に昇圧された電圧
をドライバーの電源電圧にすることにより、ドラ
イバーの出力電圧を電源電圧以上にすることがで
きるので、ドライバーの低消費電力化と電源電圧
に対する動作余裕度の増大ができるという効果が
ある。
第１図は従来のドライバー回路を示す回路図、
第２図は第１図の回路動作を説明するための波形
図、第３図は従来のドライバー回路を示す回路
図、第４図は第３図の回路動作を説明するための
波形図、第５図は本発明の一実施例を示す回路
図、第６図は第５図の回路動作を説明するための
波形図、第７図は第５図の回路動作を説明するた
めの特性図、第８図ないし第１１図はすべて本発
明の実施例を示す回路図である。 Ｖ…外部電源電圧、４…第１のMOST、３…
第２のMOST、１１…第３のMOST、２０…昇
圧回路、１５…容量、１７…スイツチング素子、
φ…交流信号。
第２図は第１図の回路動作を説明するための波形
図、第３図は従来のドライバー回路を示す回路
図、第４図は第３図の回路動作を説明するための
波形図、第５図は本発明の一実施例を示す回路
図、第６図は第５図の回路動作を説明するための
波形図、第７図は第５図の回路動作を説明するた
めの特性図、第８図ないし第１１図はすべて本発
明の実施例を示す回路図である。 Ｖ…外部電源電圧、４…第１のMOST、３…
第２のMOST、１１…第３のMOST、２０…昇
圧回路、１５…容量、１７…スイツチング素子、
φ…交流信号。
Claims (1)
- 【特許請求の範囲】 １ 容量とスイツチング素子とを含み交流信号を
受けて第１の外部電源電圧を該外部電源電圧より
も高い実質的に一定の電圧を発生する昇圧回路
と、 一方の主電極が上記昇圧回路の電圧出力端子
に、他方の主電極が中間出力端子に接続された第
１の電界効果トランジスタと、 上記中間出力端子と第２の外部電源電圧が与え
られる端子との間に接続され少なくとも１個の入
力端子をもち論理動作を行なう少なくとも１個の
第２の電界効果トランジスタと、 上記外部電源電圧端子と出力端子間に接続され
ゲートが上記中間出力端子に接続された第３の電
界効果トランジスタとを備え、 上記第１、第２の電界効果トランジスタ間に印
加される電圧を上記第３の電界効果トランジスタ
のしきい値電圧と上記外部電源電圧との和よりも
高くしたことを特徴とするドライバー回路。 ２ 容量とスイツチング素子とを含み交流信号を
受けて第１の外部電源電圧を該外部電源電圧より
も高い実質的に一定の電圧を発生する昇圧回路
と、 一方の主電極が上記昇圧回路の電圧出力端子
に、他方の主電極が中間出力端子に接続された第
１の電界効果トランジスタと、 上記中間出力端子と第２の外部電源電圧が与え
られる端子との間に接続され少なくとも１個の入
力端子をもち論理動作を行なう少なくとも１個の
第２の電界効果トランジスタと、 上記昇圧回路の電圧出力端子と出力端子間に接
続されゲートが上記中間出力端子に接続された第
３の電界効果トランジスタとを備え、 上記第１、第２の電界効果トランジスタ間に印
加される電圧を上記第３の電界効果トランジスタ
のしきい値電圧と上記外部電源電圧との和よりも
高くしたことを特徴とするドライバー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100253A JPS58215823A (ja) | 1982-06-09 | 1982-06-09 | ドライバ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100253A JPS58215823A (ja) | 1982-06-09 | 1982-06-09 | ドライバ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215823A JPS58215823A (ja) | 1983-12-15 |
| JPH0430207B2 true JPH0430207B2 (ja) | 1992-05-21 |
Family
ID=14269053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57100253A Granted JPS58215823A (ja) | 1982-06-09 | 1982-06-09 | ドライバ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215823A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2541317B2 (ja) * | 1988-11-25 | 1996-10-09 | 三菱電機株式会社 | 半導体装置のための出力回路 |
| JP5048315B2 (ja) * | 2006-12-08 | 2012-10-17 | 奇美電子股▲ふん▼有限公司 | ロジック回路とその応用回路 |
| JP5106186B2 (ja) | 2008-03-13 | 2012-12-26 | 三菱電機株式会社 | ドライバ回路 |
| US8300039B2 (en) * | 2010-03-30 | 2012-10-30 | Sony Corporation | Inverter circuit and display |
| JP5678730B2 (ja) * | 2010-03-30 | 2015-03-04 | ソニー株式会社 | インバータ回路および表示装置 |
| JP5488817B2 (ja) * | 2010-04-01 | 2014-05-14 | ソニー株式会社 | インバータ回路および表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4071783A (en) * | 1976-11-29 | 1978-01-31 | International Business Machines Corporation | Enhancement/depletion mode field effect transistor driver |
-
1982
- 1982-06-09 JP JP57100253A patent/JPS58215823A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58215823A (ja) | 1983-12-15 |
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