JPS6220699B2 - - Google Patents
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- Publication number
- JPS6220699B2 JPS6220699B2 JP54083591A JP8359179A JPS6220699B2 JP S6220699 B2 JPS6220699 B2 JP S6220699B2 JP 54083591 A JP54083591 A JP 54083591A JP 8359179 A JP8359179 A JP 8359179A JP S6220699 B2 JPS6220699 B2 JP S6220699B2
- Authority
- JP
- Japan
- Prior art keywords
- cap
- semiconductor device
- sealed
- glass
- seam
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/60—Seals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Non-Volatile Memory (AREA)
- Light Receiving Elements (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の構造に関するものであ
る。
る。
従来、紫外線消去型EPROMに使用される半導
体装置用容器（以下パツケージと呼ぶ）として
は、セラミツク基板に半導体素子（以下チツプと
呼ぶ）を固着する素子固着部（以下マウント部と
呼ぶ）と素子電極を外部に取り出すための導体を
メタライズパターンにより施し、セラミツク基板
外側に外部リードをロウ付けしたものに、チツプ
をマウントした後に金属細線でチツプ電極とメタ
ライズパターンとを結線する領域（以下ボンデイ
ングパツド部と呼ぶ）とを結線したパツケージの
チツプ周辺を紫外線透過ガラスのキヤツプを低融
点ガラスで封止する方法、又は金属板に穴をあけ
た部分に紫外線透過硝子をガラス付けしたキヤツ
プをシームウエルドする方法などがある。
体装置用容器（以下パツケージと呼ぶ）として
は、セラミツク基板に半導体素子（以下チツプと
呼ぶ）を固着する素子固着部（以下マウント部と
呼ぶ）と素子電極を外部に取り出すための導体を
メタライズパターンにより施し、セラミツク基板
外側に外部リードをロウ付けしたものに、チツプ
をマウントした後に金属細線でチツプ電極とメタ
ライズパターンとを結線する領域（以下ボンデイ
ングパツド部と呼ぶ）とを結線したパツケージの
チツプ周辺を紫外線透過ガラスのキヤツプを低融
点ガラスで封止する方法、又は金属板に穴をあけ
た部分に紫外線透過硝子をガラス付けしたキヤツ
プをシームウエルドする方法などがある。
上記のシームウエルド方法について図面を用い
て説明する。第１図は平面図、第２図はその断面
図、第３図は他の従来技術を示す断面図である。
セラミツク基板１ａにチツプ２ａを固着するマウ
ント部３ａを設けチツプ電極（図示せず）を外部
に取り出すための導体をメタライズパターンによ
り施し、ボンデイングパツド部４ａとする。前記
メタライズパターンは、セラミツクの中間層を通
つて基板外側に導出させ、外部リード５ａをろう
付けしたものである。このパツケージのマウント
部３ａにチツプ２ａを固着した後にAl線又はAu
線６ａでチツプ電極とボンデイングパツド部４ａ
とを結線する。次にボンデイングパツド部４ａ周
辺上部にろう付されたシールフレーム７ａ上には
窓枠状のキヤツプ８ａがシームウエルド封止され
ている。この窓枠状キヤツプ８ａはコバール材を
第２図の如き形状に絞り加工した後に紫外線透過
ガラス「商品名コーニングコード番号9741」９ａ
をキヤツプ８ａに封着しNiメツキを３〜４μ程
度の厚さにメツキしたものである。他の従来技術
を示す第３図ではパツケージは第２図と同構造を
有し、キヤツプ８ａを逆にしてシームウエルド封
止したものである。
て説明する。第１図は平面図、第２図はその断面
図、第３図は他の従来技術を示す断面図である。
セラミツク基板１ａにチツプ２ａを固着するマウ
ント部３ａを設けチツプ電極（図示せず）を外部
に取り出すための導体をメタライズパターンによ
り施し、ボンデイングパツド部４ａとする。前記
メタライズパターンは、セラミツクの中間層を通
つて基板外側に導出させ、外部リード５ａをろう
付けしたものである。このパツケージのマウント
部３ａにチツプ２ａを固着した後にAl線又はAu
線６ａでチツプ電極とボンデイングパツド部４ａ
とを結線する。次にボンデイングパツド部４ａ周
辺上部にろう付されたシールフレーム７ａ上には
窓枠状のキヤツプ８ａがシームウエルド封止され
ている。この窓枠状キヤツプ８ａはコバール材を
第２図の如き形状に絞り加工した後に紫外線透過
ガラス「商品名コーニングコード番号9741」９ａ
をキヤツプ８ａに封着しNiメツキを３〜４μ程
度の厚さにメツキしたものである。他の従来技術
を示す第３図ではパツケージは第２図と同構造を
有し、キヤツプ８ａを逆にしてシームウエルド封
止したものである。
然しながら第２図の構造では、熱的、機械的環
境試験の熱応力と外部圧力に対してガラス封着部
が引張応力の形になるため気密性の劣化がはげし
い。又、第３図の構造においてはガラス封着部に
は圧縮応力が加わるために気密性劣化はほとんど
なく信頼性的には良いが、絞り凸部がないために
封着作業における位置決めが難かしく作業性が悪
く、かつ位置ずれによる封着歩留が劣る欠点があ
つた。
境試験の熱応力と外部圧力に対してガラス封着部
が引張応力の形になるため気密性の劣化がはげし
い。又、第３図の構造においてはガラス封着部に
は圧縮応力が加わるために気密性劣化はほとんど
なく信頼性的には良いが、絞り凸部がないために
封着作業における位置決めが難かしく作業性が悪
く、かつ位置ずれによる封着歩留が劣る欠点があ
つた。
本発明は上記欠点を除去し、高信頼性、低価
格、量産性のある紫外線消去型EPROMを提供す
ることを目的とする。
格、量産性のある紫外線消去型EPROMを提供す
ることを目的とする。
本発明は、シームウエルド構造を有し、しか
も、熱的・機械的環境試験において硝子封着部に
圧縮応力が加わり、しかも封着作業の位置決め絞
り部を用いる事を特徴とする。
も、熱的・機械的環境試験において硝子封着部に
圧縮応力が加わり、しかも封着作業の位置決め絞
り部を用いる事を特徴とする。
次に、本発明を実施例により説明する。第４図
は平面図、第５図は第４図のＡ−A′部の断面図
である。セラミツク基板１ｂにチツプ２ｂを固着
するマウント部３ｂと素子電極（図示せず）を外
部リードに取り出す為の導体をメタライズパター
ンにより施しボンデイングパツド部４ｂとする。
前記メタライズパターンは、セラミツクの中間層
を通つて基板外側に導出させ、外部リード５ｂを
ろう付けしたものである。又、ボンデイングパツ
ド部４ｂの上部周辺にシールフレーム７ｂがろう
付けされている。このパツケージのマウント部３
ｂにAu−Si又はAu−Sn−Al等のろう材を介在さ
せて固着した後にAl線又はAu線６ｂでチツプ電
極とボンデイングパツド部４ｂとを結線する。
は平面図、第５図は第４図のＡ−A′部の断面図
である。セラミツク基板１ｂにチツプ２ｂを固着
するマウント部３ｂと素子電極（図示せず）を外
部リードに取り出す為の導体をメタライズパター
ンにより施しボンデイングパツド部４ｂとする。
前記メタライズパターンは、セラミツクの中間層
を通つて基板外側に導出させ、外部リード５ｂを
ろう付けしたものである。又、ボンデイングパツ
ド部４ｂの上部周辺にシールフレーム７ｂがろう
付けされている。このパツケージのマウント部３
ｂにAu−Si又はAu−Sn−Al等のろう材を介在さ
せて固着した後にAl線又はAu線６ｂでチツプ電
極とボンデイングパツド部４ｂとを結線する。
次に、気密封止するキヤツプ８ｂは0.1〜0.2mm
程度の厚さのコバール板を絞り加工し、キヤツプ
８ｂの辺部４辺は第１絞り部１０ｂを設けて第２
絞り部１１ｂとの間で絞りの深をかせぎガラスの
強度を維持すると共に、第１絞り部と第２絞り部
の中間の内壁とシールフレーム７ｂの内壁でキヤ
ツプの位置ができるよう絞り加工する。又、コー
ナー部１２ｂは第１絞り部を設けず第２絞り部だ
けを設けるように絞り加工する。このような構造
にすることによつてシームウエルド封止がスムー
ズに行われ、更にガラス厚を厚くすることができ
機械的強度が強くなり、第１絞り部１０ｂは機械
的、熱的歪を吸収するので気密性を良好に保持す
るのに適している。更にシームウエルド封止であ
る為に封止時に熱の影響による歩留りの低下がな
いために高歩留り、高信頼性低価格の紫外線
EPROM半導体装置を提供するものである。
程度の厚さのコバール板を絞り加工し、キヤツプ
８ｂの辺部４辺は第１絞り部１０ｂを設けて第２
絞り部１１ｂとの間で絞りの深をかせぎガラスの
強度を維持すると共に、第１絞り部と第２絞り部
の中間の内壁とシールフレーム７ｂの内壁でキヤ
ツプの位置ができるよう絞り加工する。又、コー
ナー部１２ｂは第１絞り部を設けず第２絞り部だ
けを設けるように絞り加工する。このような構造
にすることによつてシームウエルド封止がスムー
ズに行われ、更にガラス厚を厚くすることができ
機械的強度が強くなり、第１絞り部１０ｂは機械
的、熱的歪を吸収するので気密性を良好に保持す
るのに適している。更にシームウエルド封止であ
る為に封止時に熱の影響による歩留りの低下がな
いために高歩留り、高信頼性低価格の紫外線
EPROM半導体装置を提供するものである。
第１図および第２図はそれぞれ従来技術の半導
体装置を示す平面図および断面図であり、第３図
は他の従来技術を示す断面図である。第４図は本
発明の実施例を示す平面図であり、第５図は第４
図のＡ−A′部における断面図である。 尚、図において、１ａ，１ｂ……セラミツク基
板、２ａ，２ｂ……半導体素子、３ａ，３ｂ……
マウント部、４ａ，４ｂ……ボンデイングパツド
部、５ａ，５ｂ……外部リード、６ａ，６ｂ……
Al線又はAu線、７ａ，７ｂ……シールフレー
ム、８ａ，８ｂ……キヤツプ、９ａ，９ｂ……紫
外線透過ガラス、１０ｂ……第１絞り部、１１ｂ
……第２絞り部、１２ｂ……コーナー部である。
体装置を示す平面図および断面図であり、第３図
は他の従来技術を示す断面図である。第４図は本
発明の実施例を示す平面図であり、第５図は第４
図のＡ−A′部における断面図である。 尚、図において、１ａ，１ｂ……セラミツク基
板、２ａ，２ｂ……半導体素子、３ａ，３ｂ……
マウント部、４ａ，４ｂ……ボンデイングパツド
部、５ａ，５ｂ……外部リード、６ａ，６ｂ……
Al線又はAu線、７ａ，７ｂ……シールフレー
ム、８ａ，８ｂ……キヤツプ、９ａ，９ｂ……紫
外線透過ガラス、１０ｂ……第１絞り部、１１ｂ
……第２絞り部、１２ｂ……コーナー部である。
Claims (1)
- １ セラミツク基板上のシールフレームに硝子封
着した窓枠状金属キヤツプをシームウエルド封止
する半導体装置において、該窓枠状金属キヤツプ
の金属部は外周から内部に向つて第１の絞り加工
部は上部へ曲げられ、第２の絞り加工部で下部方
向へ曲げられ、第３の絞り加工部で水平に戻さ
れ、第２、第３絞り加工部の中間部がシールリン
グ内面と接触していることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8359179A JPS568853A (en) | 1979-07-02 | 1979-07-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8359179A JPS568853A (en) | 1979-07-02 | 1979-07-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS568853A JPS568853A (en) | 1981-01-29 |
| JPS6220699B2 true JPS6220699B2 (ja) | 1987-05-08 |
Family
ID=13806725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8359179A Granted JPS568853A (en) | 1979-07-02 | 1979-07-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS568853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0248198U (ja) * | 1988-09-30 | 1990-04-03 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894853B2 (en) * | 2002-05-10 | 2005-05-17 | Texas Instruments Incorporated | Stress relieved frame |
-
1979
- 1979-07-02 JP JP8359179A patent/JPS568853A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0248198U (ja) * | 1988-09-30 | 1990-04-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS568853A (en) | 1981-01-29 |
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