JPS62208664A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS62208664A JPS62208664A JP61050408A JP5040886A JPS62208664A JP S62208664 A JPS62208664 A JP S62208664A JP 61050408 A JP61050408 A JP 61050408A JP 5040886 A JP5040886 A JP 5040886A JP S62208664 A JPS62208664 A JP S62208664A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- layer
- film
- ion beam
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置の製造方法に係わり、ＤＲＡＭ
等の欠陥ビットの救済方法に関する。
等の欠陥ビットの救済方法に関する。
（従来の技術）
近年、ダイナミックＲＡＭ（ＤＲＡＭ）の大容量化は目
ざましいものがあり、１Ｍビットのものも出現している
。大容量化の結果、プロセス不良による欠陥ビットの救
済は不可欠なものとなり、冗長回路を塔載したものも表
われて来ている。即ち、テストにより欠陥ビットを洗い
出し、ヒユーズ群にレーザービームを照射して所定のヒ
二−ズを溶断し、不良ビットをチップに記憶させ、使用
時に冗長ビットと差換えて動作させる様にしたものであ
る。
ざましいものがあり、１Ｍビットのものも出現している
。大容量化の結果、プロセス不良による欠陥ビットの救
済は不可欠なものとなり、冗長回路を塔載したものも表
われて来ている。即ち、テストにより欠陥ビットを洗い
出し、ヒユーズ群にレーザービームを照射して所定のヒ
二−ズを溶断し、不良ビットをチップに記憶させ、使用
時に冗長ビットと差換えて動作させる様にしたものであ
る。
しかしながら配線を溶断するため、レーザーはかなりの
エネルギーを必要とする。この過大なエネルギーを得る
ためにレーザーのビーム径は１０μｍ程度が必要であり
、また位置合せも機械的合せによらざるを得ないためヒ
ユーズ部の微細化は困難であり、冗長ビットの数には限
界がある。今後、４Ｍ、１６Ｍと大規模化するにつれ、
この問題は一層深刻である。
エネルギーを必要とする。この過大なエネルギーを得る
ためにレーザーのビーム径は１０μｍ程度が必要であり
、また位置合せも機械的合せによらざるを得ないためヒ
ユーズ部の微細化は困難であり、冗長ビットの数には限
界がある。今後、４Ｍ、１６Ｍと大規模化するにつれ、
この問題は一層深刻である。
また、この過大なエネ・ルギーによりヒユーズ以外が損
傷を受け、リーク電流が発生して不良チップが出るとい
う事故が続発している。
傷を受け、リーク電流が発生して不良チップが出るとい
う事故が続発している。
（発明が解決しようとする問題点）
このように、レーザービームを用いる限り、大容量化に
追随できず、またチップの不良率が高いという問題があ
る。
追随できず、またチップの不良率が高いという問題があ
る。
従ってこの発明は、大容量メモリに用いる信頼性の高い
欠陥ビット救済用のヒューズの切断方法を提供する事を
目的とする。
欠陥ビット救済用のヒューズの切断方法を提供する事を
目的とする。
（問題点を解決するための手段）
即ち本発明は、チップ製造後、所定のヒューズに酸素若
しくは９素イオンビームを照射して当該ヒユーズを絶縁
層化する様にした事を骨子とする。
しくは９素イオンビームを照射して当該ヒユーズを絶縁
層化する様にした事を骨子とする。
（作用）
例えばＡｔに酸素イオンビームを打込むとアルミナ（Ａ
ｔ宜ｏ、 ）が生成されヒューズが絶縁層化されＯＦＦ
状態にできる。
ｔ宜ｏ、 ）が生成されヒューズが絶縁層化されＯＦＦ
状態にできる。
イオンビームは溶断用のレーザービームに比べて極めて
細径とすることができ、また位置精度も高いのでヒュー
ズを微細化するのに好適であり、また、レーザービーム
で溶断する場合の様にヒユーズ以外にダメージを与える
ことがなくなる。
細径とすることができ、また位置精度も高いのでヒュー
ズを微細化するのに好適であり、また、レーザービーム
で溶断する場合の様にヒユーズ以外にダメージを与える
ことがなくなる。
（実施例）
第１図は本発明の実施例を示す図であり、（ａ）はヒュ
ーズ部の平面図、（ｂ）はそのＡ−ＡＩ断面図である。
ーズ部の平面図、（ｂ）はそのＡ−ＡＩ断面図である。
まず、Ｐ型シリコン基板１１にフィールド酸化膜１２を
１μｍ程度形成する。次いで素子形成を行なって、ＣＶ
Ｄ５ｉＯ，膜３０００＾、次いでＢＰ８Ｇ膜７０００Ａ
で覆う。これを図中１３（計１μｍ）で示す。素子部で
は、例えば第１ Ｍ多結晶シリコンによりキャパシタ電
極が、第２層多結晶シリコンによりゲート電極が形成さ
れる。素子部では第１層Ａ／＝が配線として設けられる
が、この時、ヒューズ部にもｋｔ配線１４が設けられる
。その後、層間絶縁膜としてプラズマＳ１０！膜１５を
１．２μｍ被着し、スルーホールを開けてヒユーズとし
て０．４μｍ厚の第２層Ａｔ１６を素子部と共通工程で
形成する。その後、保護膜としてＰＳＧ膜１７を０．４
μｍ形成する。
１μｍ程度形成する。次いで素子形成を行なって、ＣＶ
Ｄ５ｉＯ，膜３０００＾、次いでＢＰ８Ｇ膜７０００Ａ
で覆う。これを図中１３（計１μｍ）で示す。素子部で
は、例えば第１ Ｍ多結晶シリコンによりキャパシタ電
極が、第２層多結晶シリコンによりゲート電極が形成さ
れる。素子部では第１層Ａ／＝が配線として設けられる
が、この時、ヒューズ部にもｋｔ配線１４が設けられる
。その後、層間絶縁膜としてプラズマＳ１０！膜１５を
１．２μｍ被着し、スルーホールを開けてヒユーズとし
て０．４μｍ厚の第２層Ａｔ１６を素子部と共通工程で
形成する。その後、保護膜としてＰＳＧ膜１７を０．４
μｍ形成する。
このようにしてＤＲＡＭチップを製造後、不良ビットを
抽出して対応するヒューズを切る。即ち、焦点をチップ
に合せてビーム径を０．２〜２μｍまで絞り酸素イオン
ビーム１８を電磁力や静電力で偏向して所定のヒューズ
に照射した。加速電圧３４０ＫｅＶ、ドーズ量はｌＸｌ
０”ｃｔＩとした。イオン注入時の発熱も手伝って第２
層ＡＬ１６はアルミナ（ｋＡ、Ｏ，） ｌ ９に変質し
、絶縁層化した。
抽出して対応するヒューズを切る。即ち、焦点をチップ
に合せてビーム径を０．２〜２μｍまで絞り酸素イオン
ビーム１８を電磁力や静電力で偏向して所定のヒューズ
に照射した。加速電圧３４０ＫｅＶ、ドーズ量はｌＸｌ
０”ｃｔＩとした。イオン注入時の発熱も手伝って第２
層ＡＬ１６はアルミナ（ｋＡ、Ｏ，） ｌ ９に変質し
、絶縁層化した。
所望により、アニール工程、例えば炉加熱やレーザーア
ニール等を追加してもよい。何れにしてもチップに加わ
る熱は溶断法に比べて小さくて済む。
ニール等を追加してもよい。何れにしてもチップに加わ
る熱は溶断法に比べて小さくて済む。
冗長回路の動作を説明するため、第２図にヒユーズ部の
回路図を示した。第３図はチップの平面図である。
回路図を示した。第３図はチップの平面図である。
所謂プロセス不良としては、ランダムビット不良と、ロ
ウ、カラム不良がある。従って、チップの長手方向にロ
ウＲ／Ｄ（リダンダンシイ：冗長）セル３１、短辺方向
にカラム几ρセル３２が並ンでいる。即ち、コア回路に
ランダムビット不良があれば、そのロウ或いはカラム全
体がロウＲ／Ｄセル又はカラムＲ／Ｄセルと差換え動作
される。ロウ。
ウ、カラム不良がある。従って、チップの長手方向にロ
ウＲ／Ｄ（リダンダンシイ：冗長）セル３１、短辺方向
にカラム几ρセル３２が並ンでいる。即ち、コア回路に
ランダムビット不良があれば、そのロウ或いはカラム全
体がロウＲ／Ｄセル又はカラムＲ／Ｄセルと差換え動作
される。ロウ。
カラム不良もロウＲ／Ｄセル、カラムＲ／Ｄセルト差し
換えることで救済する。即ち、Ｒ／Ｄセル列と同数のラ
ンダムビット不良又はロウ、カラム不良しか救済はでき
ない。
換えることで救済する。即ち、Ｒ／Ｄセル列と同数のラ
ンダムビット不良又はロウ、カラム不良しか救済はでき
ない。
ヒユーズは、この不良が存在するロウ或いはカラムアド
レスをチップに固定記憶するものである。 □アドレ
ス信号は相補信号ＡＮ、ＡＮより成っている。 □
即ち、Ａ 、 Ａ＝Ｈ、Ｌテ＠ｌ’、Ｌ 、Ｈで”Ｑ’
を意味する。従ってアドレス指定には、アドレス信号の
ビット数×２分のヒユーズが必要である。そしてこの１
組のヒユーズ群は更にロウ、カラムＲ／Ｄセル列分チッ
プに設ける事になる。第３図に、ロウＲ／Ｄセル用のヒ
ユーズ領域３３、カラムＲ／Ｄセル用のヒユーズ回路３
４を示した。３０はコア回路、即ち本来のメモリセルア
レイ領域である。
レスをチップに固定記憶するものである。 □アドレ
ス信号は相補信号ＡＮ、ＡＮより成っている。 □
即ち、Ａ 、 Ａ＝Ｈ、Ｌテ＠ｌ’、Ｌ 、Ｈで”Ｑ’
を意味する。従ってアドレス指定には、アドレス信号の
ビット数×２分のヒユーズが必要である。そしてこの１
組のヒユーズ群は更にロウ、カラムＲ／Ｄセル列分チッ
プに設ける事になる。第３図に、ロウＲ／Ｄセル用のヒ
ユーズ領域３３、カラムＲ／Ｄセル用のヒユーズ回路３
４を示した。３０はコア回路、即ち本来のメモリセルア
レイ領域である。
このように、１つのＲ／Ｄセル列に１つのヒユーズ群が
割り当てられる。第２図はこの１つのヒ＝−ズ群の回路
図である。即ち、ノードＮに対してヒユーズＦと、ＭＯ
８ＦＥＴＱｌの組が接続される。
割り当てられる。第２図はこの１つのヒ＝−ズ群の回路
図である。即ち、ノードＮに対してヒユーズＦと、ＭＯ
８ＦＥＴＱｌの組が接続される。
またノードＮにはプリチャージ用ＭＯ８ＦＥＴＱｘがつ
ながっている。Ｑ、には上記相補信号ＡＮ、ＡＮ（Ｎ＝
０ 、１ 、・・・）が入力される。そして夫々のヒュ
ーズＦは、このＲ／Ｄセル列が受けもつ不良ロウ或いは
カラムのアドレスが記憶される様、ＡＮ。
ながっている。Ｑ、には上記相補信号ＡＮ、ＡＮ（Ｎ＝
０ 、１ 、・・・）が入力される。そして夫々のヒュ
ーズＦは、このＲ／Ｄセル列が受けもつ不良ロウ或いは
カラムのアドレスが記憶される様、ＡＮ。
ＡＮの一方が切断される。ノードＮはプリチャージ信号
φ、によりＶｃｃに充電され、コア領域と同様常時アド
レス信号が入力され、アドレス信号がこのヒユーズ群に
記憶されたアドレス以外の時はヒューズを介してノード
Ｎは放電される。しかしヒユーズ群に記憶されたアドレ
スが入って来るとノードＮは“Ｈ”であり、これにより
Ｒ／Ｄ信号が出力される。Ａｏ 、 Ａｏに注目すれば
、ここではＡｏ側のヒューズが切られている。Ａｏ、Ａ
ｏ＝“Ｌ”、”Ｈ″の時はノードＮとの放電路は生じな
い。Ａｔ −ＡＩ・・・以下も同様であれば上記した様
に記憶アドレスと一致しているのでＲ／Ｄ信号が出力さ
れる。
φ、によりＶｃｃに充電され、コア領域と同様常時アド
レス信号が入力され、アドレス信号がこのヒユーズ群に
記憶されたアドレス以外の時はヒューズを介してノード
Ｎは放電される。しかしヒユーズ群に記憶されたアドレ
スが入って来るとノードＮは“Ｈ”であり、これにより
Ｒ／Ｄ信号が出力される。Ａｏ 、 Ａｏに注目すれば
、ここではＡｏ側のヒューズが切られている。Ａｏ、Ａ
ｏ＝“Ｌ”、”Ｈ″の時はノードＮとの放電路は生じな
い。Ａｔ −ＡＩ・・・以下も同様であれば上記した様
に記憶アドレスと一致しているのでＲ／Ｄ信号が出力さ
れる。
Ｒ／Ｄ信号が出力されると、不良のあるメモリセル列の
代わりに対応するＲ／Ｄセル列に対し、読出し或いは書
込みが行なわれる。
代わりに対応するＲ／Ｄセル列に対し、読出し或いは書
込みが行なわれる。
さて、先の実施例はヒューズとしてｋＡを用いた。しか
し、多結晶シリコンでも良い。
し、多結晶シリコンでも良い。
第４図はヒユーズとして！２層多結晶シリコン４１、コ
ンタクト配線として第１層Ａｔ１４を用いた例である。
ンタクト配線として第１層Ａｔ１４を用いた例である。
勿論多結晶シリコンは素子と共通で、従ってＰ又はＢ等
がドープされている。ＣＶＤ十ＢＰ８Ｇ膜１３は素子部
にコンタクトホールを開ける時にヒユーズ回路も開口さ
れる。そして第１層Ａｔ上のプラズマ５ｉ０１膜１５も
素子部のスルーホールを開ける時にヒユーズ部上も除去
されている。従って酸素イオンビームは最上層のＰＳＧ
膜１７を介して注入される。
がドープされている。ＣＶＤ十ＢＰ８Ｇ膜１３は素子部
にコンタクトホールを開ける時にヒユーズ回路も開口さ
れる。そして第１層Ａｔ上のプラズマ５ｉ０１膜１５も
素子部のスルーホールを開ける時にヒユーズ部上も除去
されている。従って酸素イオンビームは最上層のＰＳＧ
膜１７を介して注入される。
第５図では、ヒユーズとしてピッチを高めるために第１
層、第２層多結晶シリコン５１．５２を用いている。そ
してその層間絶縁膜としては５ＶＩ）８ｉ０．膜５３が
用いられている。この図ではヒユーズの配列方向の断面
を示している。イオン注入時の加速電圧を変える事によ
り、第１層、第２層多結晶シリコンに対して酸素イオン
を制御性良く注入できる。素子部でコンタクトホール、
スルーホールを開ける時、ヒユーズ部のＣＶＤ＋ＢＰ８
Ｇ膜１３、スパッタ５ｉｎ２膜１５を除去しても良く、
そして更にその時、同時にＣＶＤ５ｉＯ，膜５３も同時
にエツチングしてよい（第６図）。
層、第２層多結晶シリコン５１．５２を用いている。そ
してその層間絶縁膜としては５ＶＩ）８ｉ０．膜５３が
用いられている。この図ではヒユーズの配列方向の断面
を示している。イオン注入時の加速電圧を変える事によ
り、第１層、第２層多結晶シリコンに対して酸素イオン
を制御性良く注入できる。素子部でコンタクトホール、
スルーホールを開ける時、ヒユーズ部のＣＶＤ＋ＢＰ８
Ｇ膜１３、スパッタ５ｉｎ２膜１５を除去しても良く、
そして更にその時、同時にＣＶＤ５ｉＯ，膜５３も同時
にエツチングしてよい（第６図）。
以上の説明ではヒユーズとしてＡｔ 、多結晶シリコン
を用いたが、その他の金属やシリサイド膜を用いてもよ
い。また、酸素イオンビームの代わりに窒素イオンビー
ムを用いてもよい。また、加速電圧を変えて多段打込み
しイオン注入の均一性を高めることもできる。
を用いたが、その他の金属やシリサイド膜を用いてもよ
い。また、酸素イオンビームの代わりに窒素イオンビー
ムを用いてもよい。また、加速電圧を変えて多段打込み
しイオン注入の均一性を高めることもできる。
本発明では倣細なイオンビームでヒユーズを絶縁層化出
来、また、その際電磁力や静電力で位置稍度も高＃１度
にでき、従ってＶＤ用のヒユーズを格段に多く設ける事
が可能となり、不良セルの救済率を高める事ができる。
来、また、その際電磁力や静電力で位置稍度も高＃１度
にでき、従ってＶＤ用のヒユーズを格段に多く設ける事
が可能となり、不良セルの救済率を高める事ができる。
また、溶断の様な過大な熱エネルギーを要しないから、
ヒユーズ回路もダメージを受は歩留りが落ちるという問
題も改善できる。
ヒユーズ回路もダメージを受は歩留りが落ちるという問
題も改善できる。
更に、第１図で示したようにレーザーで問題になってい
た反射率の大きいＡ／−等の材料も問題なく使用できる
。
た反射率の大きいＡ／−等の材料も問題なく使用できる
。
第１図は実施例を説明するヒユーズ部の図、第２図はヒ
ユーズ回路を示すための回路図、第３図はチップの平面
図、第４図、第５図、第６図は他の実施例の断面図であ
る。図において、】４・・・第１層Ａｔ１４・・・第２
層ｋｔ （ヒユーズ）、１８・・・酸素イオンビーム。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （ｂ） 第 ｌ 図 ■ＣＣ パ ｌｏ／′１１．Ｎ 第 ２ 図
ユーズ回路を示すための回路図、第３図はチップの平面
図、第４図、第５図、第６図は他の実施例の断面図であ
る。図において、】４・・・第１層Ａｔ１４・・・第２
層ｋｔ （ヒユーズ）、１８・・・酸素イオンビーム。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （ｂ） 第 ｌ 図 ■ＣＣ パ ｌｏ／′１１．Ｎ 第 ２ 図
Claims (3)
- （１）欠陥メモリ領域を記憶するヒューズ群をチップに
設け、前記欠陥メモリ領域を正常メモリ領域で差換え動
作させる半導体記憶装置の製造方法において、所定のヒ
ューズに酸素若しくは窒素イオンビームを照射して絶縁
層化することによりそのヒューズを切って欠陥メモリ領
域のアドレスを記憶させる様にした事を特徴とする半導
体記憶装置の製造方法。 - （２）ヒューズはＡｌ又は多結晶シリコン膜である事を
特徴とする前記特許請求の範囲第１項記載の半導体記憶
装置の製造方法。 - （３）ヒューズを異なる層の導体膜により交互に配置し
、イオンビームの加速電圧を層に応じて変化させる様に
した事を特徴とする前記特許請求の範囲第１項記載の半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050408A JPS62208664A (ja) | 1986-03-10 | 1986-03-10 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050408A JPS62208664A (ja) | 1986-03-10 | 1986-03-10 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62208664A true JPS62208664A (ja) | 1987-09-12 |
Family
ID=12858039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61050408A Pending JPS62208664A (ja) | 1986-03-10 | 1986-03-10 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62208664A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384046A (ja) * | 1986-09-26 | 1988-04-14 | Tokyo Electron Ltd | 半導体装置の修復方法 |
| US5741731A (en) * | 1994-12-19 | 1998-04-21 | Yamaha Corporation | Semiconductor device wired with fuse |
-
1986
- 1986-03-10 JP JP61050408A patent/JPS62208664A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384046A (ja) * | 1986-09-26 | 1988-04-14 | Tokyo Electron Ltd | 半導体装置の修復方法 |
| US5741731A (en) * | 1994-12-19 | 1998-04-21 | Yamaha Corporation | Semiconductor device wired with fuse |
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