JPS62212997A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、たと
えば、電源電圧以上の高いレベルにされたタイミング信
号を形成するための昇圧回路を有するダイナミック型Ｒ
ＡＭ等の半導体集積回路装置に利用して有効な技術に関
するものである。

〔従来の技術〕

情報記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴ
により構成される１ＭＯ５型メモリセルを用いたダイナ
ミック型ＲＡＭ等の半導体集積回路装置においては、上
記アドレス選択用ＭＯ３Ｆ’Ｆ、Ｔのゲートに結合され
るワード線の選択レベルを電源電圧以上の電圧に昇圧す
る昇圧回路（ブートストラップ回路）が設けられる。こ
の理由は、上記メモリセルにおけるアドレス選択用ＭＯ
５ＦＥＴのゲート（ワード線）レベルを電源電圧以上に
高くして、記憶用キャパシタへの書込みあるいは再書込
みハイレベルが上記ＭＯＳ　Ｆ　ＥＴのしきい値電圧に
より低下してしまうのを防止するとともに、メモリセル
からの情報読み出し時に、高速にしかも効率よく信号を
データ線に伝達するためである。

このような昇圧回路として、たとえばアイイーイーイー
　ジャーナル　オブ　ソリッド　ステート　サーキット
　（ｆＥＥＢ　　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄＳ
　ｔａｔｅ　　Ｃ１ｒｃｕｉｔ）のＶｏｌ　　５Ｃ１６
，Ｎａ５の４９２頁〜４９７頁に記載されＣいるような
グイレフトブートストラップ方式等の各種の昇圧回路が
提案されている。

〔発明が解決しようとする問題点〕

第４図には、先に本願発明者等によって開発されたダイ
ナミック型ＲＡＭのワード線選択タイミング信号の形成
に用いられる昇圧回路の回路図が示されている。この昇
圧回路では、ブースト容量Ｃｐｌの入力側電極に供給さ
れるブースト信号φｄｒがローレベルの時、すなわち、
ダイナミック型ＲＡＭの非選択状態において、ブースト
容量Ｃｐｌの出力側電極がプリチャージＭＯ３ＦＥＴＱ
Ｉを介して電源電圧Ｖｃｃにプリチャージされる。すな
わち、プリチャージ信号ｐｃのハイレベルによりＭＯ５
ＦＥＴＱＩがオン状態となり、ブースト容量Ｃｐｌを電
源電圧Ｖｃｃにプリチャージさせる。ダイナミック型Ｒ
ＡＭが選択状態となり、ブースト信号φｄｒがハイレベ
ルになると、ブースト容量Ｃｐｌの出力側電極の電位は
、はぼ電源電圧Ｖｃｃの２倍の電圧に押し上げられ、電
源電圧よりも高い電圧のタイミング信号φＸが得られる
。

このような昇圧回路には次に示す問題点があることが本
発明者等によって明らかになった。すなわち、この昇圧
回路の出力信号φＸは、前述のように、メモリセルにお
ける書込み信号の電圧レベルを電源電圧Ｖｃｃに維持し
たいためのものであり、電源電圧Ｖｃｃより少し高い電
圧であればよく、後段の回路素子を保護する意味におい
ても、出力電圧をある程度抑えることが必要である。こ
のため、第４図に示すように、ダイオード形態とされた
ＭＯ３ＦＥＴＱ２１およびＱ２２等による出力電圧のレ
ベル制限回路が設けられる。しかしながら、これらのＭ
Ｏ３ＦＥＴＱ２１およびＱ２２には、電源電圧Ｖｃｃの
ほぼ２倍の電圧がかけられるため、電源電圧Ｖｃｃが規
定の上限電圧を越えて高くされる場合、それに伴い昇圧
電圧も高くされるため、これらのレベル制限用のＭＯ３
ＦＥＴＱ２１．Ｑ２２にゲート絶縁膜破壊等の素子破壊
が生じてしまうというおぞれがある。

この発明の目的は、高信頼性の昇圧回路を具備する半導
体集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
その入力側でレベル制限されたパルス信号を用いて、電
源電圧以上に昇圧されたタイミング信号を形成する。

〔作　　用〕

上記した手段によれば、ブースト容量の入力側電極に供
給されるパルス信号のレベルが制限されるため、出力側
電極から得られる昇圧された出力電圧のレベルを制限す
ることができ、出力側に設けられる回路素子の高電圧に
よる破壊を防止できるものである。

（実施例〕 第２図には、この発明に係る昇圧回路を含むダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図における各回路素子および回路ブロックは、公知の半
導体集積回路の製造技術によって、特に制限されないが
、単結晶シリコンのような１個の半導体基板上において
形成される。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ８ＦＥＴＱｍとからなり、論理″１″、′０１の情報
はキャパシタＣ，ｓに電荷が有るか無いかの形で記憶さ
れる。情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態
にしてキャパシタＣｓを共通のデータ線ＤＬにつなぎ、
データ線ＤＬの電位がキャパシタＣｓに蓄積された電荷
量に応じてどのように変化するかをセンスすることによ
って行われる。メモリセルＭＣを小さく形成し、かつ共
通のデータ線ＤＬに多くのメモリセルをつないで高集積
大容量のメモリマトリックスにしであるため、上記キャ
パシタＣｓと、共通データ線ＤＬの浮遊容量Ｇｏ（図示
せず）との関係は、ｃ　ｓ　／　ｃ　ｏの比が非常に小
さな値になる。したがって、上記キャパシタＣｓに蓄積
された電荷量によるデータ線Ｄ　Ｌの電位変化口、非密
に微少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ段重定数で作られている。キャパ
シタＣｄは、そのアドレッシングに先立って、タイミン
グ信号φｄを受けるＭＯ３ＦＥＴＱｄ’　によって接地
電位に充電される。このように、キャパシタＣｄは、そ
の容量値がキャパシタＣｓの約半分の容量値に設定され
ているので、メモリセルＭＣからの読み出し信号のほぼ
半分に等しい基準電圧を形成することになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号φｐ８１．
φｐａ２で決まるセンス期間に拡大するセンスアンプで
あり、１対の平行に配置された相補データ１ｊｌＤＬ、
ＤＬにその入出力ノードが結合されている。相補データ
線ＤＬ、ＤＬに結合されるメモリセルの数は、検出精度
を上げるため等しくされ、ＤＬ、ＤＬのそれぞれに１１
囚ずつのダミーセルが結合されている。また、各メモリ
セルＭＣは、１本のワード線ＷＬと相補データ線対の一
方との交叉点において結合される。各ワード線ＷＬは双
方のデータ線対と交差しているので、ワード線ＷＬに生
じる雑音成分が静電結合によりデータ線にのっても、そ
の雑音成分が双方のデータ線対ｒ）Ｌ、ＤＬに等しく現
れ、差動型のセンスアンプＳＡによって相殺される。

上記了ドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ５
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段階に分けておこなわ
れ、比較的小さいコンダクタンス特性にされたＭＯ３Ｆ
ＥＴＱ７が比較的早いタイミング信号φｐａｌによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データ線ＤＬ、ＤＬに与えられた電位差に基づき
高い方のデータｋＭＮ位は遅い速度で、低い方のそれは
速い速度で共にその差が広がりながら下降していく。こ
の時、上記差電位がある程度大きくなったタイミングで
比較的大きいコンダクタンス特性にされたＭＯ３ＦＥＴ
ＱＢがタイミング信号φρ８２によって導通するので、
上記低い方のデータ線電位が急速に低下する。このよう
に２段階に分けてセンスアンプＳＡの動作を行わせるこ
とによって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ８ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（Ｏｖ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベルもしくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０゛として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブーストする働きがある。このようなアクティブリ
ストア回路ＡＲの具体的回路構成は、この発明に直接関
係ないのでその詳細な説明を省略する。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ５ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、Ｃπ下
に接続される。他の代表として示されているデータ線対
につい′Ｃも同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコ
モン相補データ線対ＣＤＬ、ＣＤＬに接続される。この
コモン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプ
を含むデータ出カバソファＤＯＢの入力端子とデータ入
カバソファＤＩＢの出力端子に接続される。

ロウデコーダＲ−Ｄ　ＣＲは、ロウアドレスバッファＲ
−ＡＤＢで形成された内部相補アドレス信号を受けて、
１本のワード線およびダミーワード線を選択するための
選択信号を形成してメモリセルおよびダミーセルのアド
レッシングを行う。すなわち、ロウアドレスバッファＲ
−−ＡＤＢは、ロウアドレスストローブ信号■τ下によ
り形成されたタイミング信号φ８ｒに同期して外部アド
レス信号ＡＸＯ＝ＡＸｉを取込み、ロウデコーダＲ−Ｄ
ＣＲに伝える。ロウデコーダＲ−ＯＣＲは、上記アドレ
ス信号を解読し、ワード線選択タイミング信号φＸに同
期して所定のワード線およびダミーワード線の選択動作
を行う。

このワード線選択タイミング信号φＸは、後述するタイ
ミング制御回路ＴＣの昇圧回路により形成され、電源電
圧Ｖｃｃよりも高い電圧レベルとされることで、メモリ
セルへの書込みあるいは再書込みにおけるハイレベルが
低下してしまうのを防止するとともに、メモリセルから
の情報読み出し時に、高速にしかも効率よく信号をデー
タ線に伝達できるようにしている。

カラムデコーダＣ−１）ＣＲは、カラムアドレスバッフ
ァＣ−ＡＤＢで形成された内部相補アドレス信号を受け
て、１本のデータ線を選択するためのデータ線選択信号
を形成し、カラムスイッチＣＷに供給する。すなわち、
カラムアドレスバッファＣ−ＡＤＢは、カラムアドレス
ストローブ信号Ｃτ１により形成されたタイミング信号
φａｃに同期して外部アドレス信号ＡＹＯ〜ＡＹｉを取
込み、カラムデコーダ（＞ＤＣＲに伝える。カラムデコ
ーダＣ−ＤＣＲは、上記アドレス信号を解読し、データ
線選択タイミング信号φｙに同期してデータ線の選択信
号を形成してカラムスイッチＣＷを制御してデータ線の
選択動作を行う。

タイミング制御回路′１゛Ｃは、外部端ｒ−から供給さ
れたロウアドレスストローブ信号Ｒ−ＡＳ、カラムアド
レスストローブ信号ＣＡＳおよびライトイネーブル信号
Ｗ１を受け、上記代表として例示的に示されたタイミン
グ信号の他、メモリ動作に必要な（ムの各種タイミング
信号を形成する。

第１図には、」１記タイミング制御回路ＴＣのワード線
選択タイミング信号発生回路に含まれる昇圧回路の一実
施例の回路図が示されている。同図において、そのチャ
ネル（バックゲート）部に矢印が付加されているのはＰ
チャンネルＭＯ３ＦＥＴであり、矢印のないＮチャンネ
ルＭＯＳ　Ｆ　ＥＴと区別される。

この昇圧回路は、ロウアドレスストローブ信号酊τ１に
基づいて形成されたこれと同相の内部タイミング信号ｒ
ａｓ　Ａを受け、電源電圧Ｖｃ、ｃより高い出力電圧と
されたワード線選択タイミング信号φＸを形成する。

ロウアドレスストローブ信号「ア１に基づいてで形成さ
れる内部タイミング信号ｒａｓ　Ａは、その遅延信号ｄ
ｒｌを形成するための直列形態の奇数個のインバータ回
路Ｎ４〜Ｎ６に伝えられる。上記タイミング信号ｒａｓ
　Ａは、その遅延信号ｄｒ２を形成するための直列形態
の奇数個のインバータ回路Ｎ１〜Ｎ３に伝えられる。こ
れらのインバータ回路Ｎ１〜Ｎ３から成る遅延回路の遅
延時間は、インバータ回路Ｎ４〜Ｎ６から成る遅延回路
の遅延時間より大きくされる。

遅延信号ｄｒ２は、ＰチャンネルＭＯ３ＦＥＴＱ５のゲ
ートと、ＮチャンネルＭＯ３ＦＥＴＱ９のゲートにそれ
ぞれ供給される。上記ＭＯ５ＦＥＴＱ５は、−ｈ記遅延
信号ｄｒ２を受けて、レベルリミッタ用ＭＯ３ＦＥＴＱ
６を介して電源電圧Ｖｃｃをブースト容量Ｃρ１の入力
側電極に伝える。上記ＭＯ３ＦＥＴＱ９は、上記容量Ｃ
ｐｌの入力側電極と回路の接地電位点との間に設けられ
る。上記ＭＯＳＦＥＴＱ６のゲートには、ダイオード形
態のＮチャンネルＭＯ３ＦＥＴＱ７を介して基準電圧Ｖ
Ｃが供給される。上記ＭＯ３ＦＥＴＱ６のゲート電圧を
上記基準電圧ＶＣにより制限するため、上記ＭＯ３ＦＥ
ＴＱ６のゲートには、−り記基準電圧ＶＣに向かって電
流を流すダイオード形態のＮチャンネルＭＯ３ＦＥＴＱ
８が設けられる。上記基準電圧ＶＣは、電源電圧Ｖｃｃ
と回路の接地電位との間に設けられる直列形態のＮチャ
ンネルＭＯ３ＦＥＴＱ１５〜Ｑ１Ｂによって形成される
。ＭＯ３ＦＥＴＱ１５は、そのコンダクタンスが他のＭ
Ｏ５ＦＥＴＱ１６ないしＯ１８に比べて十分小さくされ
、−ＭＯ３ＦＥＴＱ１６〜Ｑ１Ｂはそれぞれしきい値電
圧ｖｔｈを持つようにされる。これにより、上記基準電
圧ＶＣは、上記直列形態のＭＯ８ＦＥＴＱ１６ないしＱ
ｌＢの合成しきい値電ＦＥ（３Ｖｔｈ）のような定電圧
にされる。上記レベル制限用のＭＯ３ＦＥＴＱ６の両端
と回路の接地電位点との間には、リセット用のＮチャン
ネルＭＯ３ＦＥ′「ＱＩＯおよびＱｌｌが設けられる。

これらのＭＯ３ＦＥＴＱＩＯおよびＱｌｌのゲートには
、プリチャージ信号ｐｃが供給される。

ブースト容量Ｃｐｌの出力側電極と電源電圧ＶｃｃＯ間
には、プリチャージ用ＭＯ３ＦＥＴＱＩが設置５ けられる。このＭＯ５ＦＥＴＱＩのゲートには、ダイナ
ミック型ＲＡＭが非選択状態の時にハイレベルとなるプ
リチャージ信号ｐｃが供給される。

上記ブースト容量Ｃｐｌの出力側電極から得られる電圧
は、ＰチャンネルＭＯ３ＦＥＴＱ２およびＮチャンネル
λ（Ｏ３ＦＥＴＯ３により構成される出力用のＣＭＯＳ
インバータ回路の動作電源電圧としてＭＯ５ＦＥＴＱ２
のソースに供給される。ＭＯ５ＦＥＴＱ２のドレインか
ら前記ワード線選択タイミング信号φＸが出力される。

Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ２とＯ３の間には、上記昇圧さ
れたワード線選択タイミング信号φＸがＮチャンネルＭ
Ｏ３ＦＥＴＱ３のドレインに加わるのを防■にするため
、ぞのゲートに電源電圧Ｖｃｃが定常的に供給されたＮ
チャンネルＭＯ３ＦＥＴＱ４が設けられる。

特に制限されないが、電源電圧ＶｃｃとＭＯ３ＦＥＴＱ
２のドレイン、すなわち昇圧回路の出力端子（φＸ）と
の間には、ＮチャンネルＭＯ３ＦＥＴＱ１２〜Ｑ１４お
よびブースト容！ｔｃｐ２により構成される電圧補充回
路が設けられる。この電圧補充回路は、内部タイミング
信’ｔｊｒ　ａ　ｓ　Ａより所定の時間遅れた内部タイ
ミング信号ｒａｓ　Ｂにより動作状態とされ、発振信号
ＯＳＣを受けるブースト容１１ｃｐ２による高電圧を出
力端子φＸに供給する。

すなわち、発振信号Ｏ８Ｃがロウレベルのとき、ＭＯ３
Ｆｒ？ＴＱ１２と０１３を介して容量Ｃｐ２にプリチャ
ージがなされる。発振信号ＯＳ　Ｃがハイレベルにされ
ることによって容ＩＣｐ２の出力側電極に発生する昇圧
電圧は、ＭＯ３ＦＥＴＱ１４を介して上記昇圧回路の出
力端子（φＸ）に伝えられる。上記容量Ｃｐ２は、その
容量値が小さく形成されることによって、上記昇圧回路
の出力電圧、言い換えるならば、ブースト容ｌｌ０ｐｉ
の出力側電極における電圧がリーク電流によりレベル低
下する分を補償する程度の電流供給能力を持つようにさ
れる。これにより、ダイナミック型ＲＡＭが選択状態と
される間、ワード線選択タイミング信号φＸの電圧レベ
ルがリーク等により低下するのを防いでいる。

第３図には、第１図の昇圧回路の動作タイミング図が示
されている。同図を参照して第１図に示した昇圧回路の
動作を説明する。

ダイナミック型ＲＡＭが非選択状態の時は、図示しない
ロウアドレスストローブ信号■τ丁およびプリチャージ
信号ｐｃがハイレベルとされる。

コツタめ、ＭＯ３ＦＥＴＱＩＯおよびＱｌｌとプリチャ
ージＭＯ３ＦＥ′ｒＱＩがオン状態にされて、ブースト
容１ｃｐｌは、電圧Ｖｃｃ　−Ｖｔｈ　（Ｖｃｃは電源
電圧、ｖｔｈばＭＯ３ＦＥＴＱＩのしきい値電圧）にプ
リチャージされ乙、ＭＯ３ＦＥＴＱＩ　Ｏにより、ＭＯ
３ＦＥＴＱ５とＯ６との接続ノードに蓄積された電荷は
ディスチャージされる。信号百π百のハイレベルに応じ
た内部信号ｒａｓ　Ａのロウレベルにより、ＭＯ３ＦＢ
’Ｔ”Ｏ５と０２はオフ状態に、ＭＯ３ＦＲＴＱ９とＯ
３はオン状態にされる。したがって、ワード線選択タイ
ミング信号φＸはロウレベルとされる。

ダイナミック型ＨＡＭｆＪ＜選択状態にされるとこれに
応じてプリチャージ信号ｐｃはロウレベルにされ、上記
ＭＯ３ＦＥＴＱＩ　ＯおよびＱｌｌとブリチャージＭＯ
３ＦＥＴＱＩがオフ状態にされる。

上記ダイナミック型ＲＡＭは、図示しないロウアドレス
ストローブ信号正τ茗のロウレベルにより選択状態にさ
れるものであり、このロウレベルによりロウ系の内部タ
イミング信号ｒａｓ　Ａはハイレベルにされる。この内
部タイミング信号ｒａｓ　Ａのハイレベルにより、その
遅延信号ｄｒｌが先にロウレベルとなり、ＭＯ３Ｆ’Ｅ
ＴＱ２かオン状態、ＭＯ３ＦＥＴＱ３がオフ状態となる
。上記ハイ０３ＦＥＴＱ２のオン状態により、ワード線
選択タイミング信号φＸは、ブースト容１ｔｃｐｌのプ
リチャージ電圧（Ｖｃｃ−Ｖｔｈ）に従ったバー（し・
＼ル（Ｖｃｃ−Ｖｔｈ）に立ち上がる。遅延信号ｄｒｌ
より遅れて遅延信号ｄｒ２がロウレベルとなると、λ４
　ＣＩ　Ｓ　Ｆ　ＥＴＱ５がオン状態となり電源電圧Ｖ
ｃｃに立ち上がる入力信号を形成する。しかしながら、
Ｍ　ＯＳ　ＦＥ　’Ｉ”　Ｑ　６は、そのデー１−ニ上
記ＬｔＰ４圧Ｖ　Ｃ，−Ｖｔｈ（ｖｔｈはＭＯ３ＦＥＴ
Ｑ７のしきい値電圧）が供給されることによってオン状
態にされるものである。上記ＭＯ３ＦＰ、”ｌ’Ｑ５の
オン状態によ、って伝えられるハイレベルの信号によっ
てＭＯ３ＦＥＴＱ６には、セルフブートストラップがか
かりそのゲート電圧が上昇しようとする。しかし、ＭＯ
３ＦＥＴＱ８が設けられているため、ＭＯ３ＦＥＴＱ６
のデー１−電圧は、ｖ　ｃ　＋　ｖｔｈ　（ｖｔｈは、
ＭＯ３ＦＥＴＱ８のしきい値電圧）にレベルクランプさ
れる。したがって、ＭＯ３ＦＥＴＱ６を介してブースト
容量Ｃｐｌの入力側電極に伝えられるハイレベルの信号
は、そのゲート電圧からしきい値電圧ｖｔｈを差し引い
た電圧ＶＣに制限される。このため、ブースト容量Ｃｐ
ｌの出力側電極には、上記電圧ＶＣにプリチャージ電圧
（Ｖｃｃ−Ｖｔｈ）を加えた昇圧電圧が得られる。上記
のように基準電圧ＶＣが約３Ｖｔｈのときには、昇圧電
圧は、約■ｃｃ＋２Ｖｔｈとなる。これにより、信号φ
Ｘはハイレベル電圧（Ｖｃｃ−Ｖｔｈ）がさらに高い電
圧（■ｃｃ＋２Ｖｔｈ）にされる。

このように昇圧電圧が制限されることによって、その出
力側に設けられる回路素子の高電圧による破壊を防止す
ることができる。しかも、上記のような電圧制限を行う
ための回路素子であるＭＯ３ＦＥＴＱ６にかかる電圧は
、電源電圧以下の低い電圧であるため、電圧制限用の回
路素子が破壊されるおそれはない。

以上の本実施例に示されるように、この発明をダイナミ
ック型ＲＡＭのツー１゛線選択タイミング信号の昇圧回
路に適用した場合、次のような効果が得られる。すなわ
ち、 （１１昇圧回路を構成するブースト容量の入力側電極に
レベル制限された入力信号を供給することにより出力側
電極から得られる出力電圧を所定の電圧に制限すること
ができる。これにより、レベル制限用の回路素子には、
電源電圧以下の低い電圧しか供給されないから、回路素
子の破壊を防止することができるという効果が得られる
。

（２）上記ｏ）Ｉにより、動作電圧範囲を拡大できる高
信頼性の半導体築積回路装置を得ることができるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図の実
施例回路において、基準電圧ＶＣを形成するための回路
は、その消費電流を小さくするため、チップ選択状態の
ときにのみ定電圧を形成するようにするものであっても
よい。また、プリチャージ動作のときに、ブースト容量
の入力側電極に回路の接地電位より高い電圧を加えて置
くことによって、実質的な入力電圧のレベル制限を行う
ようにするものであってもよい。また、この基準電圧は
、ヒユーズ手段等を用いることにより製品の特性に応じ
て適当な基準電圧に開整しうるちのであっ°ζもよい。

また、昇圧回路の出力端子の電圧補充回路は、昇圧され
た出力タイミング信号が比較的短い期間だけ発生される
場合、あるいはそのレベル低下が問題にされない場合に
は省略するものであってもよいし、遅延回路の構成や、
ブースト容量の周辺回路等、種々の実施形態を採ること
ができる。さらに、この実施例の変形例として、ＭＯ３
ＦＥＴＱＩによるプリチャージ電圧自体を、適当な電圧
制限回路によって所定の電圧レベルに制限することもよ
い。

また、昇圧回路は、ブースト容量をプリチャージしてお
いて、それに実質的にレベル制限された入力電圧を加え
ることによって電源電圧以トにされた電圧を得るような
ものであれば何であってもよい。

以−Ｌの説明では主として本発明者によってなされた発
明をその背景となった利用分野であるダイナミック型Ｒ
ＡＭのワード線選択タイミング信号の昇圧回路に通用し
た場合について説明したが、それに限定されるものでは
なく、たとえば、他の各種の半導体集積回路装置に用い
られる昇圧回路に適用できる。本発明は、少なくともブ
ースト容量を用いる昇圧回路を含む半導体集積回路装置
には適用できるものである。

（発明の効果〕 本願において開示される発明の）ち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ブースト容量の入刃側電極に実質的にレ
ベル制限された入力電圧を加えることによって出力側電
極から得られる昇圧電圧のレベルを制限することができ
、昇圧回路の出力側の回路素子および電圧制限用の回路
素子の破懐を防止することができる。

【図面の簡単な説明】

図面の簡単な説明 第１図は、この発明をダイナミック型ＲＡＭのワード線
選択タイミング信号発生回路の昇圧回路に適用し、た場
合の一実施例を示す回路図、ｇＡ２図は、第１図の昇圧
回路を含むダイナミック型ＲＡ　Ｍの一実施例を示すブ
ロック図、第３図は、その動作を説明するためのタイミ
ング図、 第４図は、この発明に先立って開発されたダイナミック
型ＲＡＭのワードＩＪｔｌｉｔｆｆｉ択タイミング発生
回路の昇圧回路を示す回路図である。 Ｃｐｌ、　Ｃ１０・・・ブースト容量、Ｎ】〜Ｎ６・・
・インバータ回路、ＭＣ・・・メモリセル、ＤＣ・・・
ダミーセル、ＣＷ・・・カラムスイッチ、ＳＡ・・・セ
ンスアンプ、ＡＲ・・・アクティブリストア回路、Ｒ−
ＤＣＲ・・・ロウデコーダ、Ｃ−ＤＣＲ・・・カラムデ
コーダ、Ｒ−ＡＤＢ・・・ロウアドレスバッファ、Ｃ−
ＡＤＢ・・・カラムアドレスバッファ、ＤＯＢ・・・デ
ータ出カバソファ、ＤＩＢ・・・データ入カバソファ、
ＴＣ・・・タイミング制御回路 代理い弁理１．１，１１　　□（′　　”Ａ第１図 ｒｒ 第２図 第３図 第４図 （：、ＡＱ−

Claims (1)

1. 【特許請求の範囲】 １、一方の電極に電圧制限回路を通したパルス信号が供
   給され、他方の電極にプリチャージ回路が設けらた容量
   手段を含む昇圧回路を具備することを特徴とする半導体
   集積回路装置。 ２、上記半導体集積回路装置はダイナミック型ＲＡＭで
   あり、上記昇圧回路は、メモリアクセスに用いられ、電
   源電圧以上に高くされるタイミング信号を形成するもの
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。