JPS62215879A - フリツプフロツプのデイレイ・レ−シングチエツク方法 - Google Patents
フリツプフロツプのデイレイ・レ−シングチエツク方法Info
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- JPS62215879A JPS62215879A JP61059701A JP5970186A JPS62215879A JP S62215879 A JPS62215879 A JP S62215879A JP 61059701 A JP61059701 A JP 61059701A JP 5970186 A JP5970186 A JP 5970186A JP S62215879 A JPS62215879 A JP S62215879A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
論理装置に対する論理遅延解析処理方法において、フリ
ップフロップ（ＦＦ）間の信号伝送を１対１毎に取り出
して、受け側と送り側のクロックピンより逆追跡を行っ
て分岐点を探索し、クロック系の入力ピン（スタート点
）より上記分岐点迄は平均値のディレイ値で積算を行い
、該分岐点から、受け側フリップフロップ（ＦＦＢ）の
クロックピン迄のディレイ値を、バラツキを考慮した最
大値と。
ップフロップ（ＦＦ）間の信号伝送を１対１毎に取り出
して、受け側と送り側のクロックピンより逆追跡を行っ
て分岐点を探索し、クロック系の入力ピン（スタート点
）より上記分岐点迄は平均値のディレイ値で積算を行い
、該分岐点から、受け側フリップフロップ（ＦＦＢ）の
クロックピン迄のディレイ値を、バラツキを考慮した最
大値と。
最小値の積算■と、該分岐点から送り側フリップフロッ
プ（ＦＩ’＾）を通って、受け側フリップフロップ（Ｆ
ＦＢ）のデータ入力ピン迄のディレイ値を、バラツキを
考慮した最大値と、最小値の積算■とを行い、該■のデ
ィレイ値の最小値と、■のディレイ値の最大値、或いは
■のディレイ値の最大値と。
プ（ＦＩ’＾）を通って、受け側フリップフロップ（Ｆ
ＦＢ）のデータ入力ピン迄のディレイ値を、バラツキを
考慮した最大値と、最小値の積算■とを行い、該■のデ
ィレイ値の最小値と、■のディレイ値の最大値、或いは
■のディレイ値の最大値と。
■のディレイ値の最小値とを比較することにより、フリ
ップフロップ（ＦＦ）間のディレィ・レーシングチェッ
クを行うようにしたものである。
ップフロップ（ＦＦ）間のディレィ・レーシングチェッ
クを行うようにしたものである。
本発明は、論理装置に対する論理遅延解析処理における
フリップフロップ（ＦＰ）間のディレィ°レーシングチ
ェック方法に関する。
フリップフロップ（ＦＰ）間のディレィ°レーシングチ
ェック方法に関する。
従来から論理装置の設計段階において、該論理装置の正
常性を計算機システムによってチＪ−’７りする論理シ
ミュレーションが行われている。
常性を計算機システムによってチＪ−’７りする論理シ
ミュレーションが行われている。
この論理シミュレーションにおいては、各論理素子毎の
論理チェックの他に、該論理素子や、配線基材による論
理遅延に基づくフリップフロップ（ＦＦ）間のディレィ
・レーシングチェックが行われる。
論理チェックの他に、該論理素子や、配線基材による論
理遅延に基づくフリップフロップ（ＦＦ）間のディレィ
・レーシングチェックが行われる。
そして、最近の計算機システムの進歩に従い、該計算機
システムによるデータの処理量の増大化に伴って、益々
高速化が要求されており、使用される論理素子や、配線
基材によって決まるディレイ値を、できる限り有効に生
かした論理設計が必要とされるようになってきた。
システムによるデータの処理量の増大化に伴って、益々
高速化が要求されており、使用される論理素子や、配線
基材によって決まるディレイ値を、できる限り有効に生
かした論理設計が必要とされるようになってきた。
〔従来の技術と発明が解決しようとする問題点〕第４図
は従来のフリップフロップ（ＦＦ）間のディレィ・レー
シングチェック方式を説明する図であり、（ａ）は構成
図を示し、（ｂ）はチェック処理のタイムチャート図で
あって、（ｂ）図の（１１は送り側フリップフロップ（
ＦＦＡ）に対するクロックを示し、（２）は受け側フリ
ップフロップ（ＦＦＢ）に対するクロ・ツクを示し、（
３）は該送り側／受け側フリップフロップ（ＦＦＡ、
ＦＦＢ）間で許容される論理遅延（斜線で示す）を示し
ている。
は従来のフリップフロップ（ＦＦ）間のディレィ・レー
シングチェック方式を説明する図であり、（ａ）は構成
図を示し、（ｂ）はチェック処理のタイムチャート図で
あって、（ｂ）図の（１１は送り側フリップフロップ（
ＦＦＡ）に対するクロックを示し、（２）は受け側フリ
ップフロップ（ＦＦＢ）に対するクロ・ツクを示し、（
３）は該送り側／受け側フリップフロップ（ＦＦＡ、
ＦＦＢ）間で許容される論理遅延（斜線で示す）を示し
ている。
一般に、１つの論理ブロック（例えば、高集積化回路、
プリント機内回路）の中において、注目する送り側フリ
ップフロップ（ＦＦＡ）１と、受け側フリップフロップ
ＣＦＦＢ） ２に対するクロックは、送り側フリップフ
ロップ（ＦＦＡ）１に対するクロックを基準にして見る
と、本図（１１，（２）のようになる。
プリント機内回路）の中において、注目する送り側フリ
ップフロップ（ＦＦＡ）１と、受け側フリップフロップ
ＣＦＦＢ） ２に対するクロックは、送り側フリップフ
ロップ（ＦＦＡ）１に対するクロックを基準にして見る
と、本図（１１，（２）のようになる。
従って、該クロックのタイミングのバラツキを考慮して
、ディレィオーバ、或いはレーシングが起こらないこと
をチェックする必要がある。
、ディレィオーバ、或いはレーシングが起こらないこと
をチェックする必要がある。
従来方式においては、上記送り側フリップフロップ（Ｆ
ＦＡ）■と、受け側フリップフロップ（ＦＦＢ） ２に
対するクロック（１）、 （２１の差（立ち上がり側で
の差分ｔｕと、立ち下がり側での差分ｔｄ）をそれぞれ
固定化すると共に、該送り側フリップフロップ（ＦＦＡ
） １から、受け側フリップフロップ（Ｆ１’Ａ） ２
迄の論理遅延（３）を、ディレィチェック、レーシング
チェックのそれぞれの最悪条件（例えば、（ｂ）図（３
）の、それぞれＡ点、Ｂ点）で算出し、上記クロックの
差と比較してチェックしていた。
ＦＡ）■と、受け側フリップフロップ（ＦＦＢ） ２に
対するクロック（１）、 （２１の差（立ち上がり側で
の差分ｔｕと、立ち下がり側での差分ｔｄ）をそれぞれ
固定化すると共に、該送り側フリップフロップ（ＦＦＡ
） １から、受け側フリップフロップ（Ｆ１’Ａ） ２
迄の論理遅延（３）を、ディレィチェック、レーシング
チェックのそれぞれの最悪条件（例えば、（ｂ）図（３
）の、それぞれＡ点、Ｂ点）で算出し、上記クロックの
差と比較してチェックしていた。
この場合、上記立ち上がり差分ｔｕはクロックの立ち上
がりで動作するフリップフロップ（ＦＦ）に適用され、
立ち下がり差分Ｃｄはクロックの立ち下がりで動作する
フリップフロップ（Ｆｌ’）に適用される。
がりで動作するフリップフロップ（ＦＦ）に適用され、
立ち下がり差分Ｃｄはクロックの立ち下がりで動作する
フリップフロップ（Ｆｌ’）に適用される。
従って、従来方式では、該クロックの差分く即ち、上記
ｔｕ、 ｔｄ）を余裕を見た値とする必要があり、無駄
の無い論理設計ができず、使用する論理素子、配線基材
の特性を生かし切れていないと云う問題があった。
ｔｕ、 ｔｄ）を余裕を見た値とする必要があり、無駄
の無い論理設計ができず、使用する論理素子、配線基材
の特性を生かし切れていないと云う問題があった。
本発明は上記従来の欠点に鑑み、タイミング的に見て、
無駄のないフリップフロップ（ＦＦ）間のディレィ・レ
ーシングチェックを行う為の方法を提供することを目的
とするものである。
無駄のないフリップフロップ（ＦＦ）間のディレィ・レ
ーシングチェックを行う為の方法を提供することを目的
とするものである。
第１図は、本発明のフリップフロップのディレィ・レー
シングチェック方法を説明する図である。
シングチェック方法を説明する図である。
本発明においては、
複数個に分割された論理ブロックのクロック系の入力ピ
ン（ａ）から、該論理ブロックに存在する全てのフリッ
プフロップ クロックピン（ Ｃ ＋ ｄ ＋ ・・−）迄の論理遅
延を平均値で積算する第１の手段■と、該論理ブロック
から、注目する送り側フリップフロップ（ＦＦＡ） １
と、受け側フリップフロップ（ＦＦＢ） ２を抽出し
、各フリップフロップ（ＦＦＡ，Ｂ） １２から、上記
クロック系を逆追跡して、最初の分岐点（ｂ）を求め、
上記第１の手段■で求めた論理遅延の、上記分岐点（ｂ
）でのタイミングを基準にして、該分岐点（ｂ）から受
け側のフリップフロップ（ＦＦＢ） ２のクロックピン
（ｄ）迄の論理遅延を求める際に、当該遅延ルートを構
成している遅延要素の遅延バラツキを最大値と，最小値
側に加算して積算する第２の手段■と、上記分岐点（ｂ
）から送り側のフリソプフロノ７”（ＦＦ八）■を通っ
て、受け側のフリップフロップ（ＦＦＢ） ２のデータ
入力ピン（ｅ）迄の論理遅延を求める際に、当該遅延ル
ートを構成している遅延要素の遅延バラツキを最大値と
，最小値側に加算して積算する第３の手段■とを設けて
、ディレィチェックの場合には、上記第２の手段■で求
めた論理遅延の最小値と，上記第３の手段■で求めた論
理遅延の最大値とを比較してチェックし、レーシングチ
ェックの場合には、上記第２の手段■で求めた論理遅延
の最大値と，上記第３の手段■で求めた論理遅延の最小
値とを比較してチェックするようにする。
ン（ａ）から、該論理ブロックに存在する全てのフリッ
プフロップ クロックピン（ Ｃ ＋ ｄ ＋ ・・−）迄の論理遅
延を平均値で積算する第１の手段■と、該論理ブロック
から、注目する送り側フリップフロップ（ＦＦＡ） １
と、受け側フリップフロップ（ＦＦＢ） ２を抽出し
、各フリップフロップ（ＦＦＡ，Ｂ） １２から、上記
クロック系を逆追跡して、最初の分岐点（ｂ）を求め、
上記第１の手段■で求めた論理遅延の、上記分岐点（ｂ
）でのタイミングを基準にして、該分岐点（ｂ）から受
け側のフリップフロップ（ＦＦＢ） ２のクロックピン
（ｄ）迄の論理遅延を求める際に、当該遅延ルートを構
成している遅延要素の遅延バラツキを最大値と，最小値
側に加算して積算する第２の手段■と、上記分岐点（ｂ
）から送り側のフリソプフロノ７”（ＦＦ八）■を通っ
て、受け側のフリップフロップ（ＦＦＢ） ２のデータ
入力ピン（ｅ）迄の論理遅延を求める際に、当該遅延ル
ートを構成している遅延要素の遅延バラツキを最大値と
，最小値側に加算して積算する第３の手段■とを設けて
、ディレィチェックの場合には、上記第２の手段■で求
めた論理遅延の最小値と，上記第３の手段■で求めた論
理遅延の最大値とを比較してチェックし、レーシングチ
ェックの場合には、上記第２の手段■で求めた論理遅延
の最大値と，上記第３の手段■で求めた論理遅延の最小
値とを比較してチェックするようにする。
即ち、本発明によれば、論理装置に対する論理遅延解析
処理方法において、フリップフロップ（ＦＦ）間の信号
伝送を１対１毎に取り出して、受け側と送り側のクロッ
クピンより逆追跡を行って分岐点を探索し、クロック系
の入力ピン（スタート点）より上記分岐点上は平均値の
ディレイ値で積算を行い、該分岐点から、受け側フリッ
プフロップ（ＦＩ’Ｂ）のクロックピン迄のディレイ値
を、バラツキを考慮した最大値と，最小値の積算■と、
該分岐点から送り側フリップフロップ（１’ＦＡ）を通
って、受け側フリップフロップ（ＦＦＢ）のデータ入力
ピン上のディレイ値を、バラツキを考慮した最大値と，
最小値の積算■とを行い、該■のディレイ値の最小値と
，■のディレイ値の最大値，或いは■のディレイ値の最
大値と，■のディレイ値の最小値とを比較することによ
り、フリップフロップ（ＦＦ）間のディレィ・レーシン
グチェックを行うようにしたものであるので、正確なり
ロックタイミングのずれを基に、ディレィ・レーシング
のチェックを行うことができ、必要以上の余裕を見込む
必要がない為、無駄のない高速回路の論理設計が可能と
なる効果がある。
処理方法において、フリップフロップ（ＦＦ）間の信号
伝送を１対１毎に取り出して、受け側と送り側のクロッ
クピンより逆追跡を行って分岐点を探索し、クロック系
の入力ピン（スタート点）より上記分岐点上は平均値の
ディレイ値で積算を行い、該分岐点から、受け側フリッ
プフロップ（ＦＩ’Ｂ）のクロックピン迄のディレイ値
を、バラツキを考慮した最大値と，最小値の積算■と、
該分岐点から送り側フリップフロップ（１’ＦＡ）を通
って、受け側フリップフロップ（ＦＦＢ）のデータ入力
ピン上のディレイ値を、バラツキを考慮した最大値と，
最小値の積算■とを行い、該■のディレイ値の最小値と
，■のディレイ値の最大値，或いは■のディレイ値の最
大値と，■のディレイ値の最小値とを比較することによ
り、フリップフロップ（ＦＦ）間のディレィ・レーシン
グチェックを行うようにしたものであるので、正確なり
ロックタイミングのずれを基に、ディレィ・レーシング
のチェックを行うことができ、必要以上の余裕を見込む
必要がない為、無駄のない高速回路の論理設計が可能と
なる効果がある。
〔実施例］
以下本発明の実施例を図面によって詳述する。
第２Ｍは本発明の一実施例も模式的に示した図であり、
第３図は本発明によるフリップフロップのディレィ・レ
ーシングチェック方法を流れ図で示した図であり、第２
図において、主記憶装置（ＭＳ）２０上に設けられてい
るクロック系についてのディレイ値の積算テーブル２０
ａと，該クロック系の分岐点から受け側フリップフロッ
プ（ＦＦＢ）のクロックピン迄のディレイ値の積算値を
格納する第一の積算テーブル２０ｂと，上記分岐点から
送り側フリップフロップ（１’Ｆ八）を介して、受け側
フリップフロップ（ＦＦＢ）のデータ入力ビン上のディ
レイ値の積算値を格納する第二の積算テーブル２０ｃに
対する該積算ディレイ値の設定が本発明を実施するのに
必要な手段である。尚、全図を通して同じ符号は同じ対
象物を示している。
第３図は本発明によるフリップフロップのディレィ・レ
ーシングチェック方法を流れ図で示した図であり、第２
図において、主記憶装置（ＭＳ）２０上に設けられてい
るクロック系についてのディレイ値の積算テーブル２０
ａと，該クロック系の分岐点から受け側フリップフロッ
プ（ＦＦＢ）のクロックピン迄のディレイ値の積算値を
格納する第一の積算テーブル２０ｂと，上記分岐点から
送り側フリップフロップ（１’Ｆ八）を介して、受け側
フリップフロップ（ＦＦＢ）のデータ入力ビン上のディ
レイ値の積算値を格納する第二の積算テーブル２０ｃに
対する該積算ディレイ値の設定が本発明を実施するのに
必要な手段である。尚、全図を通して同じ符号は同じ対
象物を示している。
以下、第１図，第２図を参照しながら、第３図の流れ図
によって本発明によるフリップフロップのディレィ・レ
ーシングチェック方法を説明する。
によって本発明によるフリップフロップのディレィ・レ
ーシングチェック方法を説明する。
先ず、第２図で示した中央処理装置（ＣＰＵ） １０が
主記憶装置（ＭＳ） ２０上にローディングされている
論理遅延解析処理プログラム２０ｄを実行することによ
り、以下の手順でフリップフロップ（ＦＦ）間のディレ
ィ・レーシングチェックを行う。
主記憶装置（ＭＳ） ２０上にローディングされている
論理遅延解析処理プログラム２０ｄを実行することによ
り、以下の手順でフリップフロップ（ＦＦ）間のディレ
ィ・レーシングチェックを行う。
ステップ３０：複数個に分割された論理ブロック（例え
ば、高集積化回路、プリント板単位の論理回路等）につ
いて、全フリップフロップ（ＦＰＡ、ＦＦＢ。
ば、高集積化回路、プリント板単位の論理回路等）につ
いて、全フリップフロップ（ＦＰＡ、ＦＦＢ。
−）のクロックピン（Ｃ＋ｄ＋−＞迄のクロック系のデ
ィレイ値を、立ち上がりの場合と、立ち下がりの場合に
ついて、それぞれクロック系を構成している遅延要素の
ディレイ値の平均ディレイ値で積算し、主記憶装置（Ｍ
Ｓ） ２０上に設けられているクロック系ディレイ値積
算テーブル２０ａに格納する。
ィレイ値を、立ち上がりの場合と、立ち下がりの場合に
ついて、それぞれクロック系を構成している遅延要素の
ディレイ値の平均ディレイ値で積算し、主記憶装置（Ｍ
Ｓ） ２０上に設けられているクロック系ディレイ値積
算テーブル２０ａに格納する。
（第１図の■参照）
ここで、前述のように、立ち上がりの場合のディレイ値
は、クロックの立ち上がりで動作するフリップフロップ
（ＦＦ）に適用され、立ち下がりの場合のディレイ値は
、クロックの立ち下がりで動作するフリップフロップ（
ＦＦ）に適用される。
は、クロックの立ち上がりで動作するフリップフロップ
（ＦＦ）に適用され、立ち下がりの場合のディレイ値は
、クロックの立ち下がりで動作するフリップフロップ（
ＦＦ）に適用される。
ステップ３１：該注目する送り側フリップフロップ（Ｆ
ＦＡ） １ と、受け側フリップフロップ（ＦＦＢ）
２のクロックビン（ｃ） 、 （ｄ）より逆追跡により
、最初の分岐点（ｂ）を探索する。（第１図の■参照）
ステップ３２：上記分岐点（ｂ）より、受け側フリップ
フロップ（ＦＩ’Ｂ） ２のクロックピン迄のディレイ
値を求めるのに、主記憶装置（ＭＳ） ２０上の積算テ
ーブル２０ａを参照して、該分岐点（ｂ）でのクロック
入力ビン（ａ）からのディレイ値（平均値）を求め、該
ディレイ値から立ち上がりの場合と。
ＦＡ） １ と、受け側フリップフロップ（ＦＦＢ）
２のクロックビン（ｃ） 、 （ｄ）より逆追跡により
、最初の分岐点（ｂ）を探索する。（第１図の■参照）
ステップ３２：上記分岐点（ｂ）より、受け側フリップ
フロップ（ＦＩ’Ｂ） ２のクロックピン迄のディレイ
値を求めるのに、主記憶装置（ＭＳ） ２０上の積算テ
ーブル２０ａを参照して、該分岐点（ｂ）でのクロック
入力ビン（ａ）からのディレイ値（平均値）を求め、該
ディレイ値から立ち上がりの場合と。
立ら下がりの場合について、それぞれの遅延要素につい
てのバラツキを考慮し、最大値と、最小値のディレイ値
の積算（例えば、最大ディレイ値を求める場合には、各
遅延要素のバラツキを加算し、最小ディレイ値を求める
場合には、各遅延要素のバラツキを減算して積算する）
を行い、主記憶装置（ＭＳ） ２０上に設けられている
第一の積算テーブル２０ｂに格納する。（第１図の■参
照）ステップ３３：上記分岐点（ｂ）より、送り側フリ
ップフロップ（Ｆｌ？八）１を通って、受け側フリップ
フロップ（ＦＦＡ） ２のデータ入力ピン（ｅ）迄のデ
ィレイ値を求めるのに、ステップ３２と同じようにして
、該分岐点（ｂ）でのディレイ値から、立ち上がりの場
合と、立ち下がりの場合について、それぞれの遅延要素
についてのバラツキを考慮して、最大値と、最小値のデ
ィレイ値の積算を行い、主記憶装置（ＭＳ） ２０上に
設けられている第二の積算テーブル２０ｃに格納する。
てのバラツキを考慮し、最大値と、最小値のディレイ値
の積算（例えば、最大ディレイ値を求める場合には、各
遅延要素のバラツキを加算し、最小ディレイ値を求める
場合には、各遅延要素のバラツキを減算して積算する）
を行い、主記憶装置（ＭＳ） ２０上に設けられている
第一の積算テーブル２０ｂに格納する。（第１図の■参
照）ステップ３３：上記分岐点（ｂ）より、送り側フリ
ップフロップ（Ｆｌ？八）１を通って、受け側フリップ
フロップ（ＦＦＡ） ２のデータ入力ピン（ｅ）迄のデ
ィレイ値を求めるのに、ステップ３２と同じようにして
、該分岐点（ｂ）でのディレイ値から、立ち上がりの場
合と、立ち下がりの場合について、それぞれの遅延要素
についてのバラツキを考慮して、最大値と、最小値のデ
ィレイ値の積算を行い、主記憶装置（ＭＳ） ２０上に
設けられている第二の積算テーブル２０ｃに格納する。
（第１図の■参照）ステップ３４：中央処理装置（ＣＰ
Ｕ） １０は上記第一。
Ｕ） １０は上記第一。
第二の積算テーブル２０ｂ、２０ｃを参照して、以下の
ディレィ・レーシングチェックを行う。但し、前述のよ
うに、チェック対象のフリップフロップ（ＦＦ）がクロ
ックの立ら上がりで動作する場合には、該立ち上がりの
ディレイ値を使用し、該フリップフロップ（ＦＦ）がク
ロックの立ら下がりで動作する場合には、該立ち下がり
のディレイ値を使用する。
ディレィ・レーシングチェックを行う。但し、前述のよ
うに、チェック対象のフリップフロップ（ＦＦ）がクロ
ックの立ら上がりで動作する場合には、該立ち上がりの
ディレイ値を使用し、該フリップフロップ（ＦＦ）がク
ロックの立ら下がりで動作する場合には、該立ち下がり
のディレイ値を使用する。
ディレィチェックの場合：
上記分岐点（ｂ）から受け側フリップフロップ（ＦＦＢ
） ２のクロックピン迄のディレイ値の最小値（ｂ−ｄ
ｍｉｎ）と、上記分岐点（ｂ）から送り側フリップフロ
ップ（ＦＦＡ） １を通って、受け側フリップフロップ
（ＦＦＢ） ２のデータ人力ビン（ｅ）迄のディレイ値
の最大値（ｂ−ｅ ｍａｘ）とを比較して、ｂ−ｄ ｍ
ｉｎ＋ １サイクル＜ｂ−ｅ ｍａｘの場合にはエラー
とする。
） ２のクロックピン迄のディレイ値の最小値（ｂ−ｄ
ｍｉｎ）と、上記分岐点（ｂ）から送り側フリップフロ
ップ（ＦＦＡ） １を通って、受け側フリップフロップ
（ＦＦＢ） ２のデータ人力ビン（ｅ）迄のディレイ値
の最大値（ｂ−ｅ ｍａｘ）とを比較して、ｂ−ｄ ｍ
ｉｎ＋ １サイクル＜ｂ−ｅ ｍａｘの場合にはエラー
とする。
レーシングチェックの場合：
上記分岐点（ｂ）から受け側フリップフロップ（ＦＦＢ
） ２のクロ・２クビン迄のディレイ値の最大値（ｂ−
ｄｍａｘ）と、上記分岐点（ｂ）から送り側フリップフ
ロップ（Ｆｌ？＾）１を通って、受け側フリップフロッ
プ（Ｆ、ＦＢ） ２のデータ人力ピン（ｅ）迄のディレ
イ値の最小値（ｂ−ｅ ｍ１ｎ）とを比較して、ｂ−ｄ
ｍａｘ ＞ｂ−ｅ ｍｉｎの場合にはエラーと
する。
） ２のクロ・２クビン迄のディレイ値の最大値（ｂ−
ｄｍａｘ）と、上記分岐点（ｂ）から送り側フリップフ
ロップ（Ｆｌ？＾）１を通って、受け側フリップフロッ
プ（Ｆ、ＦＢ） ２のデータ人力ピン（ｅ）迄のディレ
イ値の最小値（ｂ−ｅ ｍ１ｎ）とを比較して、ｂ−ｄ
ｍａｘ ＞ｂ−ｅ ｍｉｎの場合にはエラーと
する。
ステップ３５：当該論理ブロック中に存在している全フ
リップフロップ（ＦＦ）について、上記チェックを行っ
たかどうかを見て、終了している場合には、本ディレィ
・レーシングチェックを終了とするが、チェックすべき
フリップフロップ（ＦＰ）が残っている場合には、ステ
ップ３１に戻る。
リップフロップ（ＦＦ）について、上記チェックを行っ
たかどうかを見て、終了している場合には、本ディレィ
・レーシングチェックを終了とするが、チェックすべき
フリップフロップ（ＦＰ）が残っている場合には、ステ
ップ３１に戻る。
このように、本発明は、フリップフロップ（ＦＦ）間の
信号伝送路を対にして取り出し、受け側と送り側フリッ
プフロップ（ＦＦ）のクロックピンより逆追跡を行って
、一番最初の分岐点を求め、クロックのスタート点から
該分岐点迄は平均ディレイ値の積算を行い、該分岐点以
降はそれぞれのルートについて、最大側、最小側に各遅
延要素のバラツキを加算したディレイ値を用いて積算し
、送り側フリップフロップ（ＦＦＡ）を通って受け側フ
リップフロップ（ＦＦＢ）のデータ入力に達する信号と
、受け側フリップフロップ（ＦＦＢ）のクロック信号の
ディレイ値を比較して、当該フリップフロップ（ＦＦ）
間のディレィ・レーシングチェックを行うようにした所
に特徴がある。
信号伝送路を対にして取り出し、受け側と送り側フリッ
プフロップ（ＦＦ）のクロックピンより逆追跡を行って
、一番最初の分岐点を求め、クロックのスタート点から
該分岐点迄は平均ディレイ値の積算を行い、該分岐点以
降はそれぞれのルートについて、最大側、最小側に各遅
延要素のバラツキを加算したディレイ値を用いて積算し
、送り側フリップフロップ（ＦＦＡ）を通って受け側フ
リップフロップ（ＦＦＢ）のデータ入力に達する信号と
、受け側フリップフロップ（ＦＦＢ）のクロック信号の
ディレイ値を比較して、当該フリップフロップ（ＦＦ）
間のディレィ・レーシングチェックを行うようにした所
に特徴がある。
以上、詳細に説明したように、本発明のフリップフロッ
プのディレィ・レーシングチェック方法は、論理装置に
対する論理遅延解析処理方法において、フリップフロッ
プ（ＦＦ）間の信号伝送を１対■毎に取り出して、受け
側と送り側のクロックピンより逆追跡を行って分岐点を
探索し、クロック系の入力ピン（スタート点）より上記
分岐点迄は平均値のディレイ値で積算を行い、該分岐点
から、受け側フリップフロップ（ＦＦＢ）のクロックピ
ン塩のディレイ値を、バラツキを考慮した最大値と５最
小値の積算■と、該分岐点から送り側フリップフロップ
（ＦＦＡ）を介して、受け側フリップフロップ（ＦＦＢ
）のデータ入力ピン迄のディレイ値を、バラツキを考慮
した最大値と、最小値の積算■を行い、該■のディレイ
値の最小値と、■のディレイ値の最大値、或いは■のデ
ィレイ値の最大値と５■のディレイ値の最小値とを比較
することにより、フリップフロップ（ＦＦ）間のディレ
ィ・レーシングチェ７りを行うようにしたものであるの
で、正確なりロックタイミングのずれを基に、ディレィ
・レーシングのチェックを行うことができ、必要以上の
余裕を見込む必要がない為、無駄のない高速回路の論理
設計が可能となる効果がある。
プのディレィ・レーシングチェック方法は、論理装置に
対する論理遅延解析処理方法において、フリップフロッ
プ（ＦＦ）間の信号伝送を１対■毎に取り出して、受け
側と送り側のクロックピンより逆追跡を行って分岐点を
探索し、クロック系の入力ピン（スタート点）より上記
分岐点迄は平均値のディレイ値で積算を行い、該分岐点
から、受け側フリップフロップ（ＦＦＢ）のクロックピ
ン塩のディレイ値を、バラツキを考慮した最大値と５最
小値の積算■と、該分岐点から送り側フリップフロップ
（ＦＦＡ）を介して、受け側フリップフロップ（ＦＦＢ
）のデータ入力ピン迄のディレイ値を、バラツキを考慮
した最大値と、最小値の積算■を行い、該■のディレイ
値の最小値と、■のディレイ値の最大値、或いは■のデ
ィレイ値の最大値と５■のディレイ値の最小値とを比較
することにより、フリップフロップ（ＦＦ）間のディレ
ィ・レーシングチェ７りを行うようにしたものであるの
で、正確なりロックタイミングのずれを基に、ディレィ
・レーシングのチェックを行うことができ、必要以上の
余裕を見込む必要がない為、無駄のない高速回路の論理
設計が可能となる効果がある。
第１図は本発明のフリップフロップのディレィ・レーシ
ングチェック方法を説明する図。 第２図は本発明の一実施例を模式的に示した図。 第３図は本発明によるフリ・ノブフロ・ノブ（Ｆｒ’）
のディレィ・レーシングチェック方法を流れ図で示した
図。 第４図は従来のフリップフロ・ツブのディレィ・レーシ
ングチェック方法を説明する図。 である。 図面において、 １は送り側フリップフロップ（ＦＦへ）。 ２は受け側フリップフロップ（ＦＦＢ） 。 ■〜■はディレイ値積算ルート ａ−ｅはディレイ値算出ポイント １０は中央処理装置（ＣＰＵ）。 ２０は主記憶装置（ＭＳ）。 ２０ａはクロック系ディレイ値積算テーブル。 ２０ｂは分岐点から受け側フリ・ノブフロ・ノブ（ＦＦ
Ｂ）のクロックピン塩のディレイ値を積算する第一の積
算テーブル。 ２０ｃは分岐点から送り側フリップフロップ（ＦＦへ）
を通って受け側フリップフロップ（ＦＦＡ）のデータ入
力ピン迄のディレイ値を積算する第二の積算テーブル。 ３０〜３５は動作ステップ。 をそれぞれ示す。
ングチェック方法を説明する図。 第２図は本発明の一実施例を模式的に示した図。 第３図は本発明によるフリ・ノブフロ・ノブ（Ｆｒ’）
のディレィ・レーシングチェック方法を流れ図で示した
図。 第４図は従来のフリップフロ・ツブのディレィ・レーシ
ングチェック方法を説明する図。 である。 図面において、 １は送り側フリップフロップ（ＦＦへ）。 ２は受け側フリップフロップ（ＦＦＢ） 。 ■〜■はディレイ値積算ルート ａ−ｅはディレイ値算出ポイント １０は中央処理装置（ＣＰＵ）。 ２０は主記憶装置（ＭＳ）。 ２０ａはクロック系ディレイ値積算テーブル。 ２０ｂは分岐点から受け側フリ・ノブフロ・ノブ（ＦＦ
Ｂ）のクロックピン塩のディレイ値を積算する第一の積
算テーブル。 ２０ｃは分岐点から送り側フリップフロップ（ＦＦへ）
を通って受け側フリップフロップ（ＦＦＡ）のデータ入
力ピン迄のディレイ値を積算する第二の積算テーブル。 ３０〜３５は動作ステップ。 をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 論理装置に対する論理遅延解析処理方法において、 複数個に分割された論理ブロックのクロック系の入力ピ
ン（ａ）から、該論理ブロックに存在する全てのフリッ
プフロップ（ＦＦＡ、ＦＦＢ、…）（１、２、…）のク
ロックピン（ｃ、ｄ、…）迄の論理遅延を平均値で積算
する第１の手段（［１］）と、 該論理ブロックから、注目する送り側フリップフロップ
（ＦＦＡ）（１）と、受け側フリップフロップ（ＦＦＢ
）（２）を抽出し、各フリップフロップ（ＦＦＡ、Ｂ）
（１、２）から、上記クロック系を逆追跡して、最初の
分岐点（ｂ）を求め、 上記第１の手段（［１］）で求めた論理遅延の、上記分
岐点（ｂ）でのタイミングを基準にして、該分岐点（ｂ
）から受け側のフリップフロップ（ＦＦＢ）（２）のク
ロックピン（ｄ）迄の論理遅延を求める際に、当該遅延
ルートを構成している遅延要素の遅延バラツキを最大値
と、最小値側に加算して積算する第２の手段（［３］）
と、 上記分岐点（ｂ）から送り側のフリップフロップ（ＦＦ
Ａ）（１）を通って、受け側のフリップフロップ（ＦＦ
Ｂ）（２）のデータ入力ピン（ｅ）迄の論理遅延を求め
る際に、当該遅延ルートを構成している遅延要素の遅延
バラツキを最大値と、最小値側に加算して積算する第３
の手段（［４］）とを設けて、ディレイチェックの場合
には、上記第２の手段（［３］）で求めた論理遅延の最
小値と、上記第３の手段（［４］）で求めた論理遅延の
最大値とを比較してチェックし、 レーシングチェックの場合には、上記第２の手段（［３
］）で求めた論理遅延の最大値と、上記第３の手段（［
４］）で求めた論理遅延の最小値とを比較してチェック
することを特徴とするフリップフロップのディレイ・レ
ーシングチェック方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059701A JPH073459B2 (ja) | 1986-03-18 | 1986-03-18 | フリツプフロツプのデイレイ・レ−シングチエツク方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059701A JPH073459B2 (ja) | 1986-03-18 | 1986-03-18 | フリツプフロツプのデイレイ・レ−シングチエツク方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62215879A true JPS62215879A (ja) | 1987-09-22 |
| JPH073459B2 JPH073459B2 (ja) | 1995-01-18 |
Family
ID=13120778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61059701A Expired - Fee Related JPH073459B2 (ja) | 1986-03-18 | 1986-03-18 | フリツプフロツプのデイレイ・レ−シングチエツク方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073459B2 (ja) |
-
1986
- 1986-03-18 JP JP61059701A patent/JPH073459B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH073459B2 (ja) | 1995-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |